窗口启用时间数字转换器和检测参考信号相位的方法.pdf

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摘要
申请专利号:

CN201310739875.9

申请日:

2013.12.30

公开号:

CN104052466A

公开日:

2014.09.17

当前法律状态:

撤回

有效性:

无权

法律详情:

发明专利申请公布后的视为撤回IPC(主分类):H03L 7/08申请公布日:20140917|||实质审查的生效IPC(主分类):H03L 7/08申请日:20131230|||公开

IPC分类号:

H03L7/08; H03M1/50

主分类号:

H03L7/08

申请人:

辉达公司

发明人:

东明·蔡; 马杜萨乌丹·萨尔达; 阿努·萨巴拉曼; 宽杰·恩济

地址:

美国加利福尼亚州

优先权:

2013.03.11 US 13/792,558

专利代理机构:

北京市磐华律师事务所 11336

代理人:

董巍;谢栒

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内容摘要

窗口启用TDC和检测参考信号相位的方法。窗口启用TDC的一个实施例包括:(1)窗口生成器,其配置为接收参考信号和时钟信号,以及(2)TDC电路,其耦连到所述窗口生成器并且配置为基于所述参考信号而被启用以及基于所述时钟信号而被禁用。

权利要求书

1.  一种窗口启用的时间数字转换器(TDC),包括:
窗口生成器,其配置为接收参考信号和时钟信号;以及
TDC电路,其耦连到所述窗口生成器并且配置为基于所述参考信号而被启用以及基于所述时钟信号而被禁用。

2.
  根据权利要求1所述的窗口启用TDC,其中所述窗口生成器可操作为基于所述参考信号的上升沿而启用所述TDC电路。

3.
  根据权利要求1所述的窗口启用TDC,其中所述窗口生成器可操作为基于所述时钟信号的上升沿而禁用所述TDC电路。

4.
  根据权利要求1所述的窗口启用TDC,其中所述窗口生成器可操作为将所述参考信号和所述时钟信号变换成窗口开始和停止信号。

5.
  根据权利要求4所述的窗口启用TDC,其中所述TDC电路进一步包括游标延迟链。

6.
  根据权利要求1所述的窗口启用TDC,其中所述TDC电路可操作为生成与所述参考信号和所述时钟信号之间的相位差相关的输出。

7.
  根据权利要求1所述的窗口启用TDC,进一步包括第二TDC电路,其耦连到所述窗口生成器并且配置为基于所述时钟信号而被启用和禁用。

8.
  一种锁相环(PLL),包括:
振荡器,其配置为基于具有相位误差成分的振荡器控制信号而生成时钟信号;
窗口生成器,其配置为基于所述时钟信号和参考信号生成离散信号边沿;以及
时间数字转换器(TDC)电路,其可操作为基于所述离散信号边沿而至少部分地确定所述相位误差成分。

9.
  根据权利要求8所述的PLL,其中所述振荡器是数字控制的振荡器(DCO)。

10.
  根据权利要求8所述的PLL,进一步包括频率获取电路,其配置为在使所述TDC电路参与之前确定所述振荡器控制信号的频率误差成分并且锁定与所述参考信号相关联的频率。

说明书

窗口启用时间数字转换器和检测参考信号相位的方法
相关申请交叉引用
本申请要求享有由Choi等人于2013年3月11日所递交的题目为“WINDOW-ENABLED TIME-TO-DIGITAL CONVRETER AND METHOD FO DETECTING PHASE OF A REFERENCE SIGNAL”的13/792,558号美国专利申请的优先权,其与本申请共同转让并通过引用完全并入本文。
技术领域
本发明总地针对时间数字转换器(TDC),并且更具体地,针对检测两个信号之间的相位误差所采用的窗口启用(window-enabled)TDC。
背景技术
如总地用于电路的趋势,相位检测电路越来越多地被以数字形式实现。数字实现方案比模拟替代方案提供更多的好处,其中最突出的是低电力消耗和减小的噪声敏感性。在越过至少部分模拟的实现方案而选择全数字锁相环(ADPLL)实现方案时,电力和噪声这两者是首要的考虑事项。常在通信系统中发现低电力和低噪声需求,锁相环(PLL)中也是。
然而,全数字实现方案并不解除PLL设计上的所有约束。许多ADPLL依靠TDC来实施相位检测。TDC产生数字输出,其对于处理数字信号是非常有利的。不幸地,它们还产生显著的噪声。更具体地,TDC必然实施的量化引入与TDC的时间分辨率成反比的噪声,TDC的时间分辨率反过来源自门级延迟时间。已做出对TDC分辨率的各种改进,包括游标延迟链(Vernier delay chains)的添加和两级TDC的演进。这些改进常通过添加电力消耗部件和取消数字化的至少一些好处来产出(yield)以空间(足迹)和电力为代价的分辨率。
已做出了进一步的努力以减小TDC在其中操作的“窗口”,其另外也被称为“测量窗口”。常规地,TDC在参考信号的脉冲持续时间内操作。在PLL中,参考信号是PLL尝试锁定的源。随着参考脉冲传播通过TDC, 部件被激活并且电力被消耗。较高分辨率的TDC常添加一定数目的部件。努力已经集中在从常规参考脉冲带宽减小测量窗口而不引入噪声和降低分辨率。一种方法是随着时间削减窗口的大小。初始的窗口可以是常规参考脉冲带宽,只要精度被维持则其随后随着时间被减小。如果精度下降,那么窗口可被增大以重新获取参考相位。
其他发展已经产出有效指示TDC在其中操作的时间窗口的设计。一个这类方法是通过可编程的时间延迟来削减参考脉冲。该方法通过部件选择提供静态或动态调整时间延迟的手段。经削减的参考脉冲传播通过TDC和可编程延迟允许的时间一样长,这取决于所期望的噪声和分辨率性能。可替代地,可以使用TDC自身的固有延迟来定义窗口。某些TDC设计包括某种延迟链作为量化过程的元件。在那些TDC中,窗口可被定义为参考脉冲传播通过延迟链所花的时间。这些发展是最后有价值的追求,其产出可采用减小的测量窗口来维持精度的TDC设计。减小的测量窗口限制TDC的电力消耗以及诸如ADPLL的主机集成电路的整个电力消耗。
发明内容
一方面提供了窗口启用TDC,包括:(1)窗口生成器,其配置为接收参考信号和时钟信号,以及(2)TDC电路,其耦连到所述窗口生成器并且配置为基于所述参考信号而被启用以及基于所述时钟信号而被禁用。
另一方面提供了检测相对于输出信号的相位的方法,包括:(1)基于参考信号的跃迁而启用TDC电路,以及(2)基于所述输出信号的跃迁而禁用所述TDC电路,从而生成与所述参考信号和所述输出信号之间的相位差相关的输出。
再一方面提供了PLL,包括:(1)振荡器,其配置为基于具有相位误差成分的振荡器控制信号而生成时钟信号,(2)窗口生成器,其配置为基于所述时钟信号和参考信号生成离散信号边沿,以及(3)时间数字转换器(TDC)电路,其操作为基于所述离散信号边沿而至少部分地确定所述相位误差成分。
附图说明
现在结合附图对下面的描述进行参考,在附图中:
图1是窗口启用TDC或检测相位的方法可具体化在其内或在其内实行的数字锁相环电路的功能图;
图2是窗口启用TDC的一个实施例的功能图;
图3是耦连到上和下TDC电路的图2的窗口生成器的一个实施例的功能图;
图4是与窗口启用TDC的一个实施例相关的信号的时序图;以及
图5是检测参考信号的相位的方法的一个实施例的流程图。
具体实施方式
某些TDC电路包括连线到延迟链并且并行地连线到本地时钟信号的D触发器集。常规地,参考信号传播通过延迟链,并且其状态在本地时钟信号的边沿上被D触发器集捕获。每个D触发器捕获相继更大延迟的参考信号。参考信号有时被称为开始信号,并且本地时钟信号相应地被称为停止信号。
在延迟链的某一时刻,参考信号跃迁。来自每个D触发器的位输出随后被串联成相位误差字,其指示参考信号和本地时钟之间的相位差。在某些实施例中,参考信号和本地时钟信号被交换,使得参考信号触发D触发器的封锁(latch),从而采样本地时钟信号。如上文所述,对TDC电路关于分辨率存在各种可用的增强功能,但这是时间数字量化的基本理念。在PLL电路中,相位误差字典型地被处理和使用以控制生成本地时钟信号的振荡器。
在减小TDC操作窗口或测量窗口以限制电力消耗方面的努力已经取得很大的成功。然而,本文实现减小的常规方法不必要集中在参考信号以及其传播通过TDC电路的暂时方面。本文进一步实现由TDC所实施的基本量化仅需求来自参考信号的单个边沿以及来自本地时钟信号的单个边沿。才用该最小数据集,两个信号之间的相位差是可确定的。包含多于最小数据集的测量窗口仅通过持续驱动TDC而耗费电力。
本文实现源自参考信号和本地时钟这两者的测量窗口可以在驱动TDC电路如常规替代的时间的一部分的同时克服上文所述的TDC改进的挥之不去的缺点。用于量化的最小数据集的第一元素是参考信号的边沿或跃迁。本文实现该边沿应构成测量窗口的开始。用于量化的最小数据集的第二元素是触发D触发器集的捕获或封锁的本地时钟边沿。本文实现本地时钟边沿应构成测量窗口的结束。本文进一步实现量化可被细分(distill down) 到不宽于单个本地时钟脉冲的测量窗口。
本文实现TDC可通过包括第二级TDC电路而被实现为用于PLL的相位检测器。第一测量窗口被创建用于第一或“上”TDC级,并且第二窗口在第一窗口已经结束后启动用于第二或“下”TDC级。第二TDC级提供参考期,采用其第一TDC级产生的相位差被转换成相位误差。本文进一步实现第一和第二测量窗口都不需要超过单个本地时钟脉冲的持续时间。
本文还实现不必要传播参考信号本身或本地时钟信号通过TDC。本文实现合成自参考信号和本地时钟边沿的数字信号足以驱动TDC电路并且常比传播信号本身更可靠。合成的数字信号定义测量窗口并且在一些实施例中有效地将TDC电路与参考信号和本地时钟信号电力地隔离,包括任何相关联的噪声。
在描述本文所介绍的窗口启用TDC和检测相位的方法的各实施例之前,将描述窗口启用TDC或检测相位的方法可具体化在其内或在其内实行的PLL电路。
图1是窗口启用TDC或检测相位的方法可具体化在其内或在其内实行的PLL电路100的功能图。PLL电路100是简化的PLL并且包含相位检测模块102、频率获取模块104、数字滤波器108以及振荡器110。振荡器110生成CKOUT信号116,其为PLL电路100的输出并且运作为用于相位检测模块102和频率获取模块104的本地时钟。CKREF信号112是PLL电路100的输入并且充当PLL电路100操作的参考信号。CKREF信号112驱动相位检测模块102和频率获取模块104。相位检测模块102提供相位误差信号作为输出,加法器106将其与频率获取模块104所提供的作为输出的频率误差信号进行组合。组合的误差信号被数字滤波器108处理,产出振荡器控制信号accm[k]信号114。控制信号accm[k]信号114驱动振荡器110,其相应地生成并修改CKOUT信号116。最后,PLL电路100的目标是产生本地时钟信号CKOUT信号116,其就频率和相位而言与参考信号CKREF信号114相匹配。
已经描述了窗口启用TDC或检测相位的方法可具体化在其内或在其内实行的PLL电路,将描述窗口启用TDC和检测相位的方法的各实施例。
图2是窗口启用TDC200的一个实施例的功能图。可采用窗口启用TDC200作为PLL电路中的相位检测模块,诸如图1的相位检测模块102。在该实施例中,窗口启用TDC200包括窗口生成器202、D触发器204-1、204-2和204-3、延迟元件206-1、206-2和206-3以及加法器210。窗口启 用TDC200的可替代的实施例可包括更长链的触发器和延迟元件,这取决于所期望的配置和精度。某些实施例省略振荡器208以支持依靠外部生成的时钟信号。这常是在其架构中包括振荡器的PLL电路中的情况。窗口启用TDC200可采用或不采用振荡器208而被实现。
D触发器204-1、204-2和204-3并行地与加法器210耦连。延迟元件206-1、206-2和206-3被布置成链,另外被称为延迟链。窗口生成器202配置为接收参考信号REF212和时钟信号CLK214作为输入,CLK214由振荡器208生成或可替代地由外部源生成。窗口生成器202提供开始信号218和停止信号220以驱动延迟链(延迟元件206-1、206-2和206-3)和D触发器204-1、204-2和204-3。
REF212是针对窗口启用TDC200的输入信号,并且本质上是所实施的量化的对象。CLK是充当针对时间量化的测量工具的本地时钟信号。窗口生成器202采用REF212和CLK214来合成开始信号218和停止信号220。开始信号218和停止信号220的第一边沿定义TDC电路在其中操作的窗口或测量窗口。开始信号218的第一边沿与参考信号REF212的边沿相关联。停止信号220的第一边沿与时钟信号CLK214的边沿相关联。在某些实施例中,TDC电路通过窗口生成器202而被与参考信号REF212和本地时钟信号CLK214隔离。在许多情况下,所合成的离散脉冲提供对TDC电路的更可靠的驱动。
随着开始信号218的边沿传播通过延迟链,开始信号218的暂时样本被停止信号220的边沿所触发并被D触发器204-1、204-2和204-3所捕获。D触发器204-1捕获最少延迟方面的开始信号218;D触发器204-2捕获仅被延迟元件260-1所延迟的次少延迟的开始信号218;以及D触发器204-3捕获被延迟元件206-1和206-2所相继延迟的最多延迟的开始信号218。采用三个以上的D触发器的可替代的实施例将捕获被延迟元件206-1、206-2和206-3以及除了那些以外所包括的任何进一步的延迟元件所延迟的方面的开始信号218。
D触发器204-1、204-2和204-3的输出被加法器210组合成误差字e[k]216。误差字是窗口启用TDC200的输出并且表示参考信号相对于时钟信号、或REF212相对于CLK214的时间量化、相位差。
图3是窗口启用TDC的另一个实施例窗口启用TDC300的功能图。窗口启用TDC300包括图2的窗口生成器202,其耦连到也是图2的REF212和CLK214。窗口启用TDC300包括两个TDC电路,TDC电路302-1和 TDC电路302-2。TDC电路302-1提供相位差输出eUP[k]308-1,并且TDC电路302-2提供参考输出eDN[k]308-2。该实施例是PLL实现方案中最适用的。
窗口生成器202基于REF212和CLK214驱动TDC电路302-1和TDC电路302-2。窗口生成器202包括第一D触发器304-1和第二D触发器304-2以及反相器310。窗口生成器202采用开始信号218-1和停止信号220-1驱动TDC电路302-1,使得开始信号218-1与REF212的边沿相关联并且停止信号220-1与由D触发器304-1所门控的CLK214的边沿相关联。因此,针对TDC电路302-1的测量窗口开始于REF212的上升沿(rising edge)并且结束于CLK214的上升沿。TDC电路302-2被开始信号218-2和结束信号220-2所类似地驱动。开始信号218-2等同于结束信号220-1,使得针对TDC电路302-2的测量窗口开始于针对TDC电路302-1的测量窗口的结束处并且与CLK214的上升沿相关联。停止信号220-2与CLK214的下降沿相关联并被D触发器304-2所门控,其受控于D触发器304-1的输出和由反相器310所反相的CLK214。因此,第二窗口开始于CLK214的上升沿并且结束于CLK214的下降沿。
图4是与图3的窗口启用TDC的实施例相关的各信号的时序图。图3的REF212和CLK214示出在图4的上方。REF212和CLK214是异步的并且TDC的输出将最后确定它们的相位差。在那些信号下方是两对开始和结束位。第一对包括STARTUP位和STOPUP位。STARTUP位的上升沿与REF信号的上升沿相关联。STOPUP位的上升沿与CLK信号的上升沿相关联。这两个位定义用于两个TDC中的第一个的TDC电路302-1的测量窗口。第二窗口由第二对开始和结束位来定义:STARTDN位和STOPDN位。STARTDN位上升沿与CLK信号和STOPUP位的上升沿相关联。STOPDN位与CLK信号的下降沿相关联。总体地,STARTDN位和STOPDN位驱动第二TDC电路,TDC电路302-2。
图5是检测参考信号的相位的方法的一个实施例的流程图。方法开始于开始步骤510。在步骤520,参考信号跃迁时启用TDC电路。在某些实施例中,将参考信号的跃迁或边沿转译成数字命令以启用TDC电路,其将开始测量窗口。产生“开始位”并将参考脉冲注入到TDC电路中。
在实行在PLL内的可替代的实施例中,在步骤520启用TDC电路之前进行参考信号的频率获取,其进一步启用相位检测。频率获取产出频率误差,类似于上文提到的相位误差。PLL组合、处理并最后采用这些误差 成分来控制生成输出信号的振荡器。
在图5的实施例中,一旦启用TDC电路,TDC电路感觉参考信号的边沿并生成与参考信号和输出信号之间的相位差相关的输出字。输出字是参考信号相对于输出信号的时间量化的结果。输出字有时被称为相位误差。
在步骤530,基于输出信号的跃迁或边沿而禁用TDC电路。输出信号的边沿停止测量窗口并且是组成输出字的时刻。某些实施例产生“停止位”,使用其来指示参考脉冲的第二边沿。参考脉冲的第一边沿与参考信号的边沿相关联。常为时钟信号的输出信号的边沿是量化参考信号所必须的两片数据的后者。仅采用单一参考信号边沿和紧跟着的输出信号边沿,相位差是可确定的。窗口由这些边沿来定义,在其之外TDC电路是不活动的,其节省电力。方法结束于结束步骤540。
与本申请相关的领域的技术人员将理解可对所描述的实施例做出其他的和进一步的添加、删除、替换和修改。

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1、10申请公布号CN104052466A43申请公布日20140917CN104052466A21申请号201310739875922申请日2013123013/792,55820130311USH03L7/08200601H03M1/5020060171申请人辉达公司地址美国加利福尼亚州72发明人东明蔡马杜萨乌丹萨尔达阿努萨巴拉曼宽杰恩济74专利代理机构北京市磐华律师事务所11336代理人董巍谢栒54发明名称窗口启用时间数字转换器和检测参考信号相位的方法57摘要窗口启用TDC和检测参考信号相位的方法。窗口启用TDC的一个实施例包括1窗口生成器,其配置为接收参考信号和时钟信号,以及2TDC电路,。

2、其耦连到所述窗口生成器并且配置为基于所述参考信号而被启用以及基于所述时钟信号而被禁用。30优先权数据51INTCL权利要求书1页说明书5页附图4页19中华人民共和国国家知识产权局12发明专利申请权利要求书1页说明书5页附图4页10申请公布号CN104052466ACN104052466A1/1页21一种窗口启用的时间数字转换器TDC,包括窗口生成器,其配置为接收参考信号和时钟信号;以及TDC电路,其耦连到所述窗口生成器并且配置为基于所述参考信号而被启用以及基于所述时钟信号而被禁用。2根据权利要求1所述的窗口启用TDC,其中所述窗口生成器可操作为基于所述参考信号的上升沿而启用所述TDC电路。3根。

3、据权利要求1所述的窗口启用TDC,其中所述窗口生成器可操作为基于所述时钟信号的上升沿而禁用所述TDC电路。4根据权利要求1所述的窗口启用TDC,其中所述窗口生成器可操作为将所述参考信号和所述时钟信号变换成窗口开始和停止信号。5根据权利要求4所述的窗口启用TDC,其中所述TDC电路进一步包括游标延迟链。6根据权利要求1所述的窗口启用TDC,其中所述TDC电路可操作为生成与所述参考信号和所述时钟信号之间的相位差相关的输出。7根据权利要求1所述的窗口启用TDC,进一步包括第二TDC电路,其耦连到所述窗口生成器并且配置为基于所述时钟信号而被启用和禁用。8一种锁相环PLL,包括振荡器,其配置为基于具有相。

4、位误差成分的振荡器控制信号而生成时钟信号;窗口生成器,其配置为基于所述时钟信号和参考信号生成离散信号边沿;以及时间数字转换器TDC电路,其可操作为基于所述离散信号边沿而至少部分地确定所述相位误差成分。9根据权利要求8所述的PLL,其中所述振荡器是数字控制的振荡器DCO。10根据权利要求8所述的PLL,进一步包括频率获取电路,其配置为在使所述TDC电路参与之前确定所述振荡器控制信号的频率误差成分并且锁定与所述参考信号相关联的频率。权利要求书CN104052466A1/5页3窗口启用时间数字转换器和检测参考信号相位的方法0001相关申请交叉引用0002本申请要求享有由CHOI等人于2013年3月1。

5、1日所递交的题目为“WINDOWENABLEDTIMETODIGITALCONVRETERANDMETHODFODETECTINGPHASEOFAREFERENCESIGNAL”的13792,558号美国专利申请的优先权,其与本申请共同转让并通过引用完全并入本文。技术领域0003本发明总地针对时间数字转换器TDC,并且更具体地,针对检测两个信号之间的相位误差所采用的窗口启用WINDOWENABLEDTDC。背景技术0004如总地用于电路的趋势,相位检测电路越来越多地被以数字形式实现。数字实现方案比模拟替代方案提供更多的好处,其中最突出的是低电力消耗和减小的噪声敏感性。在越过至少部分模拟的实现方。

6、案而选择全数字锁相环ADPLL实现方案时,电力和噪声这两者是首要的考虑事项。常在通信系统中发现低电力和低噪声需求,锁相环PLL中也是。0005然而,全数字实现方案并不解除PLL设计上的所有约束。许多ADPLL依靠TDC来实施相位检测。TDC产生数字输出,其对于处理数字信号是非常有利的。不幸地,它们还产生显著的噪声。更具体地,TDC必然实施的量化引入与TDC的时间分辨率成反比的噪声,TDC的时间分辨率反过来源自门级延迟时间。已做出对TDC分辨率的各种改进,包括游标延迟链VERNIERDELAYCHAINS的添加和两级TDC的演进。这些改进常通过添加电力消耗部件和取消数字化的至少一些好处来产出YI。

7、ELD以空间足迹和电力为代价的分辨率。0006已做出了进一步的努力以减小TDC在其中操作的“窗口”,其另外也被称为“测量窗口”。常规地,TDC在参考信号的脉冲持续时间内操作。在PLL中,参考信号是PLL尝试锁定的源。随着参考脉冲传播通过TDC,部件被激活并且电力被消耗。较高分辨率的TDC常添加一定数目的部件。努力已经集中在从常规参考脉冲带宽减小测量窗口而不引入噪声和降低分辨率。一种方法是随着时间削减窗口的大小。初始的窗口可以是常规参考脉冲带宽,只要精度被维持则其随后随着时间被减小。如果精度下降,那么窗口可被增大以重新获取参考相位。0007其他发展已经产出有效指示TDC在其中操作的时间窗口的设计。

8、。一个这类方法是通过可编程的时间延迟来削减参考脉冲。该方法通过部件选择提供静态或动态调整时间延迟的手段。经削减的参考脉冲传播通过TDC和可编程延迟允许的时间一样长,这取决于所期望的噪声和分辨率性能。可替代地,可以使用TDC自身的固有延迟来定义窗口。某些TDC设计包括某种延迟链作为量化过程的元件。在那些TDC中,窗口可被定义为参考脉冲传播通过延迟链所花的时间。这些发展是最后有价值的追求,其产出可采用减小的测量窗口来维持精度的TDC设计。减小的测量窗口限制TDC的电力消耗以及诸如ADPLL的主机集成电路的整个电力消耗。说明书CN104052466A2/5页4发明内容0008一方面提供了窗口启用TD。

9、C,包括1窗口生成器,其配置为接收参考信号和时钟信号,以及2TDC电路,其耦连到所述窗口生成器并且配置为基于所述参考信号而被启用以及基于所述时钟信号而被禁用。0009另一方面提供了检测相对于输出信号的相位的方法,包括1基于参考信号的跃迁而启用TDC电路,以及2基于所述输出信号的跃迁而禁用所述TDC电路,从而生成与所述参考信号和所述输出信号之间的相位差相关的输出。0010再一方面提供了PLL,包括1振荡器,其配置为基于具有相位误差成分的振荡器控制信号而生成时钟信号,2窗口生成器,其配置为基于所述时钟信号和参考信号生成离散信号边沿,以及3时间数字转换器TDC电路,其操作为基于所述离散信号边沿而至少。

10、部分地确定所述相位误差成分。附图说明0011现在结合附图对下面的描述进行参考,在附图中0012图1是窗口启用TDC或检测相位的方法可具体化在其内或在其内实行的数字锁相环电路的功能图;0013图2是窗口启用TDC的一个实施例的功能图;0014图3是耦连到上和下TDC电路的图2的窗口生成器的一个实施例的功能图;0015图4是与窗口启用TDC的一个实施例相关的信号的时序图;以及0016图5是检测参考信号的相位的方法的一个实施例的流程图。具体实施方式0017某些TDC电路包括连线到延迟链并且并行地连线到本地时钟信号的D触发器集。常规地,参考信号传播通过延迟链,并且其状态在本地时钟信号的边沿上被D触发器。

11、集捕获。每个D触发器捕获相继更大延迟的参考信号。参考信号有时被称为开始信号,并且本地时钟信号相应地被称为停止信号。0018在延迟链的某一时刻,参考信号跃迁。来自每个D触发器的位输出随后被串联成相位误差字,其指示参考信号和本地时钟之间的相位差。在某些实施例中,参考信号和本地时钟信号被交换,使得参考信号触发D触发器的封锁LATCH,从而采样本地时钟信号。如上文所述,对TDC电路关于分辨率存在各种可用的增强功能,但这是时间数字量化的基本理念。在PLL电路中,相位误差字典型地被处理和使用以控制生成本地时钟信号的振荡器。0019在减小TDC操作窗口或测量窗口以限制电力消耗方面的努力已经取得很大的成功。然。

12、而,本文实现减小的常规方法不必要集中在参考信号以及其传播通过TDC电路的暂时方面。本文进一步实现由TDC所实施的基本量化仅需求来自参考信号的单个边沿以及来自本地时钟信号的单个边沿。才用该最小数据集,两个信号之间的相位差是可确定的。包含多于最小数据集的测量窗口仅通过持续驱动TDC而耗费电力。0020本文实现源自参考信号和本地时钟这两者的测量窗口可以在驱动TDC电路如常规替代的时间的一部分的同时克服上文所述的TDC改进的挥之不去的缺点。用于量化的最说明书CN104052466A3/5页5小数据集的第一元素是参考信号的边沿或跃迁。本文实现该边沿应构成测量窗口的开始。用于量化的最小数据集的第二元素是触。

13、发D触发器集的捕获或封锁的本地时钟边沿。本文实现本地时钟边沿应构成测量窗口的结束。本文进一步实现量化可被细分DISTILLDOWN到不宽于单个本地时钟脉冲的测量窗口。0021本文实现TDC可通过包括第二级TDC电路而被实现为用于PLL的相位检测器。第一测量窗口被创建用于第一或“上”TDC级,并且第二窗口在第一窗口已经结束后启动用于第二或“下”TDC级。第二TDC级提供参考期,采用其第一TDC级产生的相位差被转换成相位误差。本文进一步实现第一和第二测量窗口都不需要超过单个本地时钟脉冲的持续时间。0022本文还实现不必要传播参考信号本身或本地时钟信号通过TDC。本文实现合成自参考信号和本地时钟边沿。

14、的数字信号足以驱动TDC电路并且常比传播信号本身更可靠。合成的数字信号定义测量窗口并且在一些实施例中有效地将TDC电路与参考信号和本地时钟信号电力地隔离,包括任何相关联的噪声。0023在描述本文所介绍的窗口启用TDC和检测相位的方法的各实施例之前,将描述窗口启用TDC或检测相位的方法可具体化在其内或在其内实行的PLL电路。0024图1是窗口启用TDC或检测相位的方法可具体化在其内或在其内实行的PLL电路100的功能图。PLL电路100是简化的PLL并且包含相位检测模块102、频率获取模块104、数字滤波器108以及振荡器110。振荡器110生成CKOUT信号116,其为PLL电路100的输出并。

15、且运作为用于相位检测模块102和频率获取模块104的本地时钟。CKREF信号112是PLL电路100的输入并且充当PLL电路100操作的参考信号。CKREF信号112驱动相位检测模块102和频率获取模块104。相位检测模块102提供相位误差信号作为输出,加法器106将其与频率获取模块104所提供的作为输出的频率误差信号进行组合。组合的误差信号被数字滤波器108处理,产出振荡器控制信号ACCMK信号114。控制信号ACCMK信号114驱动振荡器110,其相应地生成并修改CKOUT信号116。最后,PLL电路100的目标是产生本地时钟信号CKOUT信号116,其就频率和相位而言与参考信号CKREF。

16、信号114相匹配。0025已经描述了窗口启用TDC或检测相位的方法可具体化在其内或在其内实行的PLL电路,将描述窗口启用TDC和检测相位的方法的各实施例。0026图2是窗口启用TDC200的一个实施例的功能图。可采用窗口启用TDC200作为PLL电路中的相位检测模块,诸如图1的相位检测模块102。在该实施例中,窗口启用TDC200包括窗口生成器202、D触发器2041、2042和2043、延迟元件2061、2062和2063以及加法器210。窗口启用TDC200的可替代的实施例可包括更长链的触发器和延迟元件,这取决于所期望的配置和精度。某些实施例省略振荡器208以支持依靠外部生成的时钟信号。这。

17、常是在其架构中包括振荡器的PLL电路中的情况。窗口启用TDC200可采用或不采用振荡器208而被实现。0027D触发器2041、2042和2043并行地与加法器210耦连。延迟元件2061、2062和2063被布置成链,另外被称为延迟链。窗口生成器202配置为接收参考信号REF212和时钟信号CLK214作为输入,CLK214由振荡器208生成或可替代地由外部源生成。窗口生成器202提供开始信号218和停止信号220以驱动延迟链延迟元件2061、2062和2063和D触发器2041、2042和2043。0028REF212是针对窗口启用TDC200的输入信号,并且本质上是所实施的量化的对象。说。

18、明书CN104052466A4/5页6CLK是充当针对时间量化的测量工具的本地时钟信号。窗口生成器202采用REF212和CLK214来合成开始信号218和停止信号220。开始信号218和停止信号220的第一边沿定义TDC电路在其中操作的窗口或测量窗口。开始信号218的第一边沿与参考信号REF212的边沿相关联。停止信号220的第一边沿与时钟信号CLK214的边沿相关联。在某些实施例中,TDC电路通过窗口生成器202而被与参考信号REF212和本地时钟信号CLK214隔离。在许多情况下,所合成的离散脉冲提供对TDC电路的更可靠的驱动。0029随着开始信号218的边沿传播通过延迟链,开始信号21。

19、8的暂时样本被停止信号220的边沿所触发并被D触发器2041、2042和2043所捕获。D触发器2041捕获最少延迟方面的开始信号218;D触发器2042捕获仅被延迟元件2601所延迟的次少延迟的开始信号218;以及D触发器2043捕获被延迟元件2061和2062所相继延迟的最多延迟的开始信号218。采用三个以上的D触发器的可替代的实施例将捕获被延迟元件2061、2062和2063以及除了那些以外所包括的任何进一步的延迟元件所延迟的方面的开始信号218。0030D触发器2041、2042和2043的输出被加法器210组合成误差字EK216。误差字是窗口启用TDC200的输出并且表示参考信号相对。

20、于时钟信号、或REF212相对于CLK214的时间量化、相位差。0031图3是窗口启用TDC的另一个实施例窗口启用TDC300的功能图。窗口启用TDC300包括图2的窗口生成器202,其耦连到也是图2的REF212和CLK214。窗口启用TDC300包括两个TDC电路,TDC电路3021和TDC电路3022。TDC电路3021提供相位差输出EUPK3081,并且TDC电路3022提供参考输出EDNK3082。该实施例是PLL实现方案中最适用的。0032窗口生成器202基于REF212和CLK214驱动TDC电路3021和TDC电路3022。窗口生成器202包括第一D触发器3041和第二D触发器。

21、3042以及反相器310。窗口生成器202采用开始信号2181和停止信号2201驱动TDC电路3021,使得开始信号2181与REF212的边沿相关联并且停止信号2201与由D触发器3041所门控的CLK214的边沿相关联。因此,针对TDC电路3021的测量窗口开始于REF212的上升沿RISINGEDGE并且结束于CLK214的上升沿。TDC电路3022被开始信号2182和结束信号2202所类似地驱动。开始信号2182等同于结束信号2201,使得针对TDC电路3022的测量窗口开始于针对TDC电路3021的测量窗口的结束处并且与CLK214的上升沿相关联。停止信号2202与CLK214的下降。

22、沿相关联并被D触发器3042所门控,其受控于D触发器3041的输出和由反相器310所反相的CLK214。因此,第二窗口开始于CLK214的上升沿并且结束于CLK214的下降沿。0033图4是与图3的窗口启用TDC的实施例相关的各信号的时序图。图3的REF212和CLK214示出在图4的上方。REF212和CLK214是异步的并且TDC的输出将最后确定它们的相位差。在那些信号下方是两对开始和结束位。第一对包括STARTUP位和STOPUP位。STARTUP位的上升沿与REF信号的上升沿相关联。STOPUP位的上升沿与CLK信号的上升沿相关联。这两个位定义用于两个TDC中的第一个的TDC电路302。

23、1的测量窗口。第二窗口由第二对开始和结束位来定义STARTDN位和STOPDN位。STARTDN位上升沿与CLK信号和STOPUP位的上升沿相关联。STOPDN位与CLK信号的下降沿相关联。总体地,STARTDN位和说明书CN104052466A5/5页7STOPDN位驱动第二TDC电路,TDC电路3022。0034图5是检测参考信号的相位的方法的一个实施例的流程图。方法开始于开始步骤510。在步骤520,参考信号跃迁时启用TDC电路。在某些实施例中,将参考信号的跃迁或边沿转译成数字命令以启用TDC电路,其将开始测量窗口。产生“开始位”并将参考脉冲注入到TDC电路中。0035在实行在PLL内的。

24、可替代的实施例中,在步骤520启用TDC电路之前进行参考信号的频率获取,其进一步启用相位检测。频率获取产出频率误差,类似于上文提到的相位误差。PLL组合、处理并最后采用这些误差成分来控制生成输出信号的振荡器。0036在图5的实施例中,一旦启用TDC电路,TDC电路感觉参考信号的边沿并生成与参考信号和输出信号之间的相位差相关的输出字。输出字是参考信号相对于输出信号的时间量化的结果。输出字有时被称为相位误差。0037在步骤530,基于输出信号的跃迁或边沿而禁用TDC电路。输出信号的边沿停止测量窗口并且是组成输出字的时刻。某些实施例产生“停止位”,使用其来指示参考脉冲的第二边沿。参考脉冲的第一边沿与参考信号的边沿相关联。常为时钟信号的输出信号的边沿是量化参考信号所必须的两片数据的后者。仅采用单一参考信号边沿和紧跟着的输出信号边沿,相位差是可确定的。窗口由这些边沿来定义,在其之外TDC电路是不活动的,其节省电力。方法结束于结束步骤540。0038与本申请相关的领域的技术人员将理解可对所描述的实施例做出其他的和进一步的添加、删除、替换和修改。说明书CN104052466A1/4页8图1图5说明书附图CN104052466A2/4页9图2说明书附图CN104052466A3/4页10图3说明书附图CN104052466A104/4页11图4说明书附图CN104052466A11。

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