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1、10申请公布号CN104205298A43申请公布日20141210CN104205298A21申请号201380016402422申请日2013030113/436,64420120330USH01L21/205200601H01L29/78200601H01L29/77820060171申请人应用材料公司地址美国加利福尼亚州72发明人鲍新宇埃罗尔安东尼奥C桑切斯戴维基思卡尔森叶祉渊74专利代理机构北京律诚同业知识产权代理有限公司11006代理人徐金国赵静54发明名称在硅基板上形成III/V族共形层的方法57摘要一种在硅基板上形成共形III/V族层的方法和所产生的具有III/V族层形成在上面。
2、的基板。该方法包括从基板去除原生氧化物；将基板在处理腔室内定位；将该基板加热至第一温度；将该基板冷却至第二温度；将III族前驱物流入该处理腔室；当将III族前驱物和V族前驱物流入该处理腔室时，维持该第二温度直到形成共形层；当停止该III族前驱物的流动时，将该处理腔室加热至退火温度；和将该处理腔室冷却至该第二温度。III/V族层的沉积可以通过使用优先蚀刻电介质区域的卤化物气体而选择性地进行。30优先权数据85PCT国际申请进入国家阶段日2014092586PCT国际申请的申请数据PCT/US2013/0286482013030187PCT国际申请的公布数据WO2013/148065EN20131。
3、00351INTCL权利要求书2页说明书6页附图2页19中华人民共和国国家知识产权局12发明专利申请权利要求书2页说明书6页附图2页10申请公布号CN104205298ACN104205298A1/2页21一种在硅基板上形成共形层的方法，所述方法依序包括从所述基板去除原生氧化物；将硅基板在处理腔室内定位；将所述基板加热至第一温度以从所述基板去除污染物，其中所述第一温度从大约400到大约800；将所述基板冷却至第二温度；当将III族前驱物流入所述处理腔室15秒或更短时，维持所述第二温度以产生成核层；和通过金属有机化学气相沉积MOCVD在所述成核层上生长具有期望厚度的二元III/V族层。2如权利要。
4、求1所述的方法，进一步包括当停止所述III族前驱物的流动时，将所述处理腔室加热至第三温度；和将所述处理腔室冷却至所述第二温度。3如权利要求2所述的方法，进一步包括在第二温度下将III族前驱物和V族前驱物流入所述处理腔室直到形成具有期望厚度的分离共形III/V族层。4如权利要求3所述的方法，其中所述第二温度从大约290到大约400且其中所述第三温度从大约450到大约550。5如权利要求3所述的方法，其中所述III族和所述V族前驱物的流入可重复一或更多次以生长一或更多层的分离共形III/V族层。6如权利要求5所述的方法，进一步包括将所述处理腔室维持在所述第二温度；将至少一种III族前驱物和至少一种。
5、V族前驱物流入所述处理腔室直到具有期望厚度的共形三元层形成于二元层上；当停止所述III族前驱物的流动时，将所述处理腔室加热至所述第三温度；和将所述处理腔室冷却至所述第二温度。7如权利要求6所述的方法，进一步包括将卤化物气体流入处在所述第二温度的所述处理腔室，其中III族和V族的元素从所述基板的电介质区域的表面被蚀刻，且其中此步骤在每一III/V族沉积步骤之后被依序地重复。8一种在基板上形成共形层的方法，所述方法依序包括将硅基板在处理腔室内定位；调整所述处理腔室的温度至第一温度；在所述第一温度下将III族前驱物流入所述处理腔室；将III族前驱物和V族前驱物流入处于所述第一温度的所述处理腔室直到膜。
6、具有期望厚度；当停止第二III族前驱物的流动时，将所述处理腔室加热至第二温度以对层进行退火；将所述处理腔室冷却至所述第一温度；和依序重复所述膜生长、退火和冷却步骤直到达到所期望缓冲层厚度，其中所述序列可权利要求书CN104205298A2/2页3被重复一或更多次。9如权利要求8所述的方法，其中所述第一温度从大约290到大约400且其中所述第二温度从大约450到大约550。10如权利要求8所述的方法，进一步包括在利用所述III族前驱物预处理所述基板之前，将原生氧化物从所述基板去除。11如权利要求8所述的方法，进一步包括将至少一种III族前驱物和至少一种V族前驱物流入所述处理腔室直到具有期望厚度的。
7、共形三元III/V层形成于二元层上；当停止所述III族前驱物的流动时，将所述处理腔室加热至所述第二温度；和将所述处理腔室冷却至所述第一温度。12如权利要求11所述的方法，进一步包括将卤化物气体流入处在所述第二温度的所述处理腔室，其中III族和V族的元素从所述基板的电介质区域的表面被蚀刻，且其中此步骤在每一III/V族沉积步骤之后被依序地重复。13一种具有薄共形III/V族层的基板，所述基板包括包括上表面的硅基板，所述上表面具有电介质和半导体两种区域；设置在所述硅基板的至少一个表面上的III族成核层，其中所述III族成核层由一或更多个III族元素所构成；和位于所述III族成核层上方的III/V族。
8、缓冲层，其中组合的所述成核层和所述缓冲层的厚度从至14如权利要求13所述的基板，进一步包括形成于所述III/V族缓冲层上的一或更多层二元或三元的III/V族层。15如权利要求14所述的基板，其中所述层的一或更多层由与所述缓冲层中相同的III族元素或相同的V族元素所构成。权利要求书CN104205298A1/6页4在硅基板上形成III/V族共形层的方法0001发明背景发明领域0002本发明的实施例一般涉及使用III族成核层在硅基板上形成III/V族材料的处理。0003相关技术的描述0004由于宽能隙WIDEBANDGAP、高热导率和大电击穿场ELECTRICALBREAKDOWNELD，III/。
9、V族半导体具有作为高温、高频及高功率微电子元件和紫外光/蓝光/绿光光电元件的有用材料的显著潜力。微电子装置应用包括ALGANGAN多层基的激光二极管ALGANGANMULTILAYERBASEDLASERDIODE、高电子迁移率晶体管HIGHELECTRONMOBILITYTRANSISTOR，HEMT、场效应晶体管FET、异质结双极型晶体管HETEROJUNCTIONBIPOLARTRANSISTOR，HBT、发光二极管LIGHTEMITTINGDIODES，LED、紫外光光检测器ULTRAVIOLETPHOTODETECTOR，以及通常包括用于高频、高功率通信、用于高密度光学存储、全彩色显。
10、示器FULLCOLORDISPLAY及用于其他宽能隙半导体应用的AL,IN,GAN基础的装置。0005此外，能够实现III/V族材料性能优势的表面层可装有HOST各种不同的诸如从极高迁移率材料所制造的CMOS和量子阱QW晶体管的高性能电子装置，所述极高迁移率材料例如但不限定于是锑化铟INDIUMANTIMONIDE，INSB和砷化铟INDIUMARSENIDE，INAS。例如激光、检测器和光生伏打电池的光学装置也可由各种不同的其他直接能隙材料DIRECTBANDGAPMATERIALS，例如，但不限定于，砷化镓GALLIUMARSENIDE，GAAS和砷化铟镓INDIUMGALLIUMARSE。
11、NIDE，INGAAS所制成。0006虽然此类层的优点和效用，但是在硅基板上生长III/V族材料出现许多的挑战。晶体缺陷可由在III/V族半导体外延层与硅半导体基板之间的晶格失配LATTICEMISMATCH、极性贴非极性失配POLARONNONPOLARMISMATCH和热失配THERMALMISMATCH产生。当外延层与基板间的晶格失配超过一些百分点时，失配所引起的应变将变得过大且当外延膜松弛时，缺陷将在外延层内产生。0007一旦膜厚度大于临界厚度低于此厚度，膜被拉紧且高于此厚度，膜被松弛，应变是通过在膜和基板界面以及在外延膜中产生失配位错MISTDISLOCATION而被松弛。外延晶体缺。
12、陷通常为线位错THREADINGDISLOCATION、堆垛层错STACKINGFAULT和双晶面TWINS在周期性断裂处晶格的一部分是另一部分的镜像。许多缺陷，特别是线位错，倾向传播到半导体装置被制造的“装置层DEVICELAYER”。通常，缺陷产生的严重性与III/V族半导体和硅基板间的晶格失配数量有关。0008已有不同的缓冲层被用来试图减轻由硅基板和III/V族装置层间的晶格失配所引起的应变，且由此减少III/V族层的有害缺陷密度DETRIMENTALDEFECTDENSITY。然而，在硅基板的不同表面方位间的层均匀度仍然是一个问题。0009沉积具有CMOS特征的III/V族层的相关困难。
13、是在硅基板上的共形沉积。传统上，说明书CN104205298A2/6页5在异质外延中，缓冲层必须生长得很厚，例如缓冲层厚度为1微米或者更厚，以克服在层间的失配且产生高质量的结晶膜。0010因此，在不同结晶方位形成共形层需要沉积厚层以调节上述对于在CMOS上形成小特征并非最佳的晶体缺陷。0011因此，有普遍的需要是具有高沉积速率的沉积工艺，能够在大基板或多重基板上方均匀地沉积III/V族膜而不需考虑到晶格失配、极性贴非极性失配或其他的困难。再者，对于本领域也需要一种改良的沉积方法，即不需要厚缓冲层用于硅基板上生长III/V族结晶层。0012发明概述0013本发明的各实施例一般涉及使用III族成核。
14、层形成III/V族层的方法。III/V族层可以是任何的III/V族层且可以在文献中已知的金属有机化学气相沉积METALORGANICCHEMICALVAPORDEPOSITION，MOCVD的一般条件下被沉积。重要的是当同时产生高质量结晶膜时，沉积共形于不同的表面方位上。0014在一个实施例中，提供一种在基板上形成共形层的方法，该方法包括从该基板去除原生氧化物之后，将该基板在处理腔室内定位；将该基板加热至第一温度；将该基板冷却至第二温度；和将III族前驱物流入该处理腔室以给该基板加入晶种。0015一或更多个实施例可进一步包括当将III族前驱物和V族前驱物流入该处理腔室时，将该处理腔室维持在该第。
15、二温度，直到形成共形二元III/V族层。接着当停止III族前驱物的流动时，该处理腔室可被加热至第三温度。在依序的冷却回到该第二温度之后，处理终止。0016在另一实施例中，在基板上形成共形层的方法可包括将基板在处理腔室内定位；调整该处理腔室的温度至第一温度；将III族前驱物流入该处理腔室以产生成核层；将III族前驱物和V族前驱物流入该处理腔室以产生二元III/V族缓冲层；当停止该第二III族前驱物的流动时，将该处理腔室加热至第二温度；将该处理腔室冷却至该第一温度；依序重复该前驱物、退火和冷却步骤直到达到所期望的二元III/V族缓冲层厚度。0017在某些实施例中，硅基板可包括具有电介质和半导体两种。
16、区域的上表面，III族成核层设置在该硅基板的至少一个表面上，其中该III族成核层由一或更多个III族元素所构成；和位于该III族成核层上方的III/V族缓冲层。0018在一或更多个实施例中，该基板可进一步包括形成于该缓冲层上的一或更多层二元或三元的III/V族层。所述二元或三元III/V族层可包括一或更多个III族或一或更多个V族元素，所述二元或三元III/V族层可由使用于该缓冲层或该成核层中的相同的III族或相同的V族元素所构成且可以是共形层。0019附图简要说明0020因此，可实现且可更详细地了解本发明上述列举特征的方式，可参考各实施例获得上文简单概括的本发明更具体的叙述，各实施例图示于所。
17、附附图中。0021图1A描绘根据一或更多个实施例的在基板上形成成核层和缓冲层的方法的流程图。0022图1B描绘根据一或更多个实施例的在具有已形成成核层和缓冲层的基板上形成二元或三元III/V族层的方法的流程图。说明书CN104205298A3/6页60023图2描绘具有III/V族层的基板，该III/V族层通过上述的一或更多个方法形成于该基板上。0024然而应该注意的是所附附图仅图示本发明的范例实施例且并不被视为用以限制本发明的范围，因本发明可容许其他同等有效的实施例。0025具体描述0026本发明的实施例一般涉及在硅表面上形成III/V族材料的方法及其所产生的成分，该成分形成在由III族元素。
18、所构成的成核层上的缓冲层。在一实施例中，提供在基板上形成共形层的方法，该方法可包括从该基板去除原生氧化物；将基板在处理腔室内定位；将该基板加热至第一温度；将该基板冷却至第二温度；和将III族前驱物流入该处理腔室。III族前驱物可选自所有已知的III族前驱物。0027该第一温度，可相对应于后清洗步骤，可介于大约400到大约800之间，较佳的实施例介于大约400到大约500之间。后清洗步骤可用来去除基板表面的残留污染物。该第二温度，可相对应于层形成步骤，可介于大约250到大约400之间，例如介于大约290到大约340之间，较佳的实施例为300。在一或更多个实施例中，III族前驱物可流入处理腔室最久。
19、15秒，例如介于大约3秒到大约10秒，较佳的实施例介于大约3秒到大约5秒。0028一或更多个实施例可包括将处理腔室维持在第二温度；将III族前驱物和V族前驱物流入处理腔室直到形成具有5NM至50NM厚度的共形层；当停止III族前驱物的流动时，将处理腔室加热至第三温度；和将处理腔室冷却至第二温度。该方法可包括当处理完成时，停止将V族前驱物流入处理腔室。在以III族前驱物处理之后，通过添加V族前驱物所形成的III/V族共形层的厚度可介于5NM到100NM之间，更具体地介于5NM到50NM之间且较佳的实施例介于10NM到30NM之间。该第三温度，可以是退火温度，可介于大约400到大约600之间，较佳。
20、的实施例介于大约450到大约550之间。V族前驱物可选自所有已知的V族前驱物。0029使用于二元或三元III/V族层的III族和V族前驱物是根据所期望的特定电气特性而选择的。III族前驱物可包含三甲基铟TRIMETHYLINDIUM、三甲基镓TRIMETHYLGALLIUM、三乙基镓TRIETHYLGALLIUM、三甲基铝TRIMETHYLALUMINUM。V族前驱物可包含叔丁基胂TERTIARYBUTYLARSINE、叔丁基膦TERTIARYBUTYLPHOSPHINE、三乙基锑TRIETHYLANTIMONY、胂ARSINE，ASH3和膦PHOSPHINE，PH3。0030在一或更多个实施。
21、例中，使用于任一所述层的III族前驱物可以是相同于任何其他层的III族前驱物。再者，III族前驱物可以以从成核层步骤到缓冲层形成的连续流的方式流入处理腔室。0031一或更多个实施例也可包括使用卤化物气体以控制III/V族层的沉积，所述卤化物气体例如是氯气CHLORINE或氯化氢HYDROGENCHLORIDE。卤化物气体可使用于热蚀刻工艺或等离子体辅助蚀刻工艺以主要地蚀刻基板上的电介质区域。故此，III族和V族元素可优先地自电介质区域的表面被去除，允许沉积仅累积在半导体区域。0032在另一实施例中，用于形成共形层的方法也可包括将处理腔室维持在第二温度；将至少一种III族前驱物和至少一种V族前驱。
22、物流入处理腔室直到共形三元III/V族层形成于III/V族层上，其中使用三种前驱物气体；当停止III族前驱物的流动时，将处理腔室说明书CN104205298A4/6页7加热至第三温度；将处理腔室冷却至第二温度；和停止将V族前驱物流入处理腔室以终止处理。0033在另一实施例中，用于在基板上形成共形III/V族层的方法可包括将基板在处理腔室内定位；调整该处理腔室的温度至第二温度；将III族前驱物流入处理腔室；当将III族前驱物和V族前驱物流入处理腔室时，维持第二温度直到膜形成；当停止III族前驱物的流动时，将处理腔室加热至第三温度；将处理腔室冷却至第二温度；依序重复缓冲前驱物、退火和冷却步骤直到达。
23、到所期望缓冲层厚度，其中该序列可被重复一或更多次；和停止将V族前驱物流入处理腔室。0034在一或更多个实施例中，由依序重复所产生的渐增缓冲层厚度可被限制每次重复后不超过50NM，例如渐增缓冲层厚度最厚为30NM，较佳实施例的渐增缓冲层厚度最厚为20NM。0035在另一实施例中，硅基板可包括具有电介质和半导体两种区域的上表面；设置在该硅基板的至少一个表面上的III族成核层，其中该III族成核层由一或更多个III族元素所构成；和位于该III族成核层上方的III/V族缓冲层。组合的成核层和缓冲层的厚度可从至例如厚度可从至较佳实施例包括从至的厚度。0036在一个实施例中，薄共形III/V族层可包括形成。
24、于缓冲层上的一或更多层二元或三元的III/V族层。该二元或三元的III/V族层可以是任意的各层顺序。该一或更多层二元或三元的III/V族层可由与缓冲层相同的III族元素或化合物或相同的V族元素或化合物用上述组合的任何可想到的置换而组成。在成核层内的III族元素可以和缓冲层内或该二元或三元III/V族层内的III族元素相同。使用于上述各层的III族或V族元素可以是III族或V族前驱物中的任何可取得的类型。0037该二元或三元III/V族层可共形地覆盖一或更多个表面而与硅的方位无关，例如共形于硅基板的100和110方位的III/V族层。二元层的例子可包含磷化镓GALLIUMPHOSPHIDE，GA。
25、P、磷化铟INDIUMPHOSPHIDE，INP或砷化铟INDIUMARSENIDE，INAS。三元层的例子可包含砷化铟镓INDIUMGALLIUMARSENIDE，INGAAS或砷化铝铟ALUMINUMINDIUMARSENIDE，ALINAS。0038图1A描绘根据一或更多个实施例的在基板上形成成核层和缓冲层的方法100的流程图。0039在定位基板之前，方法100可包括从该基板去除原生氧化物，如步骤102。试图去除任何表面氧化物的程序可包括各种不同的湿蚀刻，通常以浸泡在稀释氢氟酸HYDROFLUORICACID，HF为结束。表面氧化物的去除也可包括使用干蚀刻工艺，例如采用以H2稀释的NH3。
26、的等离子体或热THERMAL方法。0040方法100可包括将基板在处理腔室内定位，如步骤104。处理腔室可以是普遍使用于MOCVD工艺的任何类型。虽然叙于此处的本发明集中于MOCVD工艺，可想象的是用于沉积III/V族层的本领域中的已知的其他工艺，例如气相外延法VAPORPHASEEPITAXY，VPE或分子束外延法MOLECULARBEAMEPITAXY，MBE，也可使用。0041在处理腔室中，基板可被加热至第一温度，如步骤106，于此温度残留污染物从基板被去除。腔室可从大约400被加热至大约900，较佳实施例从大约550被加热至大说明书CN104205298A5/6页8约650。0042基。
27、板的预处理PRETREATMENT可包括将腔室温度降至第二温度，如步骤108。在较低的温度，从大约250到大约400，例如从大约290到大约340，较佳实施例为300，成核层可沉积在基板的暴露表面。0043该方法可包括利用III族前驱物在第二温度下进行短暂时间的基板预处理，如步骤110。如此将沉积III族前驱物的薄共形成核层在基板的暴露表面上。该短暂时间不应超过15秒，例如介于310秒，较佳实施例介于35秒。0044成核层沉积之后，该方法可包括将III族前驱物和V族前驱物流入腔室以生长二元III/V族缓冲层，如步骤112。该缓冲层可生长至最厚为50NM，在一或更多个实施例中厚度从大约5NM生长。
28、至40NM，且在某些较佳实施例中，缓冲层厚度可从大约10NM至30NM。缓冲层可以由二元或三元III/V族膜构成，较佳实施例使用二元III/V族膜。0045在缓冲层沉积在成核层上之后，该方法可包括当停止III族前驱物的流动时，将温度升高至第三温度，如步骤114。第三温度是可以将基板上的层适度地退火以使其具有相当结晶性的温度。第三温度的范围介于大约400C到大约600，较佳实施例从大约450到大约550。腔室应该在缓冲层完成生长的15秒内被升至第三温度，以确保适当的退火和结晶结构的形成。0046不希望被理论束缚，可以相信的是III族前驱物具有较佳的粘附系数STICKINGCOEFCIENT，该粘。
29、附系数允许当同时产生结合位置给V族前驱物时，III族前驱物可更有效率地与硅基板结合。V族前驱物不会产生可作为供III/V族层生长的表面的成核层。因此，在停止III族前驱物的流动之后，V族前驱物继续流动以将III族前驱物所留在基板上的结合位置加以饱和而不期望继续层生长。0047一旦二元III/V族层被退火，腔室可被冷却至第二温度，如步骤116。如果处理将被终止，V族前驱物可同时跟着腔室的冷却而停止流动。否则，在此步骤116之后，一或更多层二元或三元III/V族层可形成于缓冲层上。0048重要且需注意的是当产生缓冲层时，较优选的是在成核层的表面上形成二元III/V族层。形成三元III/V族层作为缓。
30、冲层对于后续层的生长较不穏定。0049不需要有更多的层形成在基板上。被退火层可以是使用于后续处理的已沉积III/V族层。0050图1B描绘根据一或更多个实施例的在具有已形成成核层和缓冲层的基板上形成二元或三元III/V族层的方法的流程图。0051一旦缓冲层已完成，该方法可包括将处理腔室维持在第二温度，如步骤118。于此刻，该二元或三元III/V族层可以任意顺序层叠。再者，不需有二元或三元III/V族层的必要成分。它们能够含有来自先前层的相同或不同的III族或V族元素。0052在第二温度，该方法可包括将III族前驱物和V族前驱物流入处理腔室，如步骤120。所述前驱物可混合入此层或后续的层而不会有。
31、损品质。所述前驱物的流动应该继续直到达到所期望的III/V族层厚度。0053一旦二元或三元III/V族层已被沉积，该方法可包括当停止III族前驱物的流动时，将腔室加热至第三温度，如步骤122。如上所述，温度的峰值SPIKE有助于在III/V族层中形成更具结晶性的结构。较佳地，热峰值HEATSPIKE应该在停止III族前驱物流动说明书CN104205298A6/6页9的15秒内发生，虽然有可能等待较久的时间。0054热峰值之后，处理腔室可被冷却至第二温度，如步骤124。0055一旦处理腔室已经冷却，可停止V族前驱物流动至处理腔室，如步骤126，以终止处理。0056虽然此实施例包括二元和三元III。
32、/V族层沉积工艺的较详细叙述，可预期的是二元和三元III/V族层可通过任何可使用于沉积III/V族层的方法来沉积。沉积III/V族层的技术包括有机金属化学气相沉积、气相外延法和分子束外延法。0057图2描绘具有III/V族层的基板，该III/V族层通过上述的一或更多个方法形成于该基板上。0058硅基板300可具有一或更多个暴露表面，例如302A和302B。所述暴露表面可以是不同的表面方位，例如硅的100或110方位。虽然例子仅列出两个表面方位，叙于此处的例子并非视为受限于仅有那些方位。0059硅基板300可具有沉积在所述一或更多个暴露表面302上的成核层304。成核层304可以小于或等于例如再。
33、者，成核层可主要由一或更多个III族元素所构成，例如铝AL、镓GA或铟IN。0060缓冲层306可设置在成核层304的暴露部分上方。缓冲层306可以是二元III/V族层且可以实质上是结晶的。此外，缓冲层306可共形地沉积在成核层304上。缓冲层厚度最厚可到50NM，例如介于5NM到40NM之间，较佳实施例介于10NM到30NM之间。0061III/V族层308可设置在缓冲层306的暴露部分上方。III/V族层308可以是二元或三元III/V族层且可共形地沉积在缓冲层306的暴露表面上。0062虽然此实施例仅显示一个III/V族层308，其他实施例可以具有一或更多层的III/V族层，所述一或更多。
34、层的III/V族层对于二元或三元层可以是任意顺序且其厚度可以是在III/V族层可取得的厚度范围内。0063因此，用于在具有III族成核层的硅基板上沉积共形III/V族层的方法已被提供。相较于现有技术，外延生长III/V族层的新颖方法具有许多的优点，包括形成于任何表面方位、较薄的层、较快的生产率FASTERTHROUGHPUT和较高质量的结晶结构。这是有益于任何需要III/V族层沉积特性的生产，例如CMOS生产。硅的暴露区域能够被允许后续共形III/V族层沉积的共形III族层所覆盖。0064当以上所述涉及本发明的各实施例时，本发明的其他或进一步的实施例可在不背离本发明的基本范围而被设计出来，且本发明的范围由以下权利要求书所确定。说明书CN104205298A1/2页10图1A说明书附图CN104205298A102/2页11图1B图2说明书附图CN104205298A11。