半导体装置 【技术领域】
本发明涉及半导体装置。
背景技术
近年来的半导体集成电路装置，随着微细化技术的进步而高集成化，但是半导体制造商间的竞争也相互促进地越发加速了。同时，对这些半导体制造商来说，降低成本是至高无上的命题，即便在将通用DRAM和同步DRAM等的通用存储器，进一步微处理器、ASIC和订制逻辑电路等的存储器构成在一块芯片上的系统LSI中，在用由预备的存储单元置换在制造阶段发生的不良存储单元地熔丝等的冗余救济技术中提高成品率的方法在满足上述至高无上的命题方面是重要的。又，将应用使用上述熔丝等的冗余救济技术，调整以电源电压变换电路为代表的器件的制造过程中的电特性的零散的技术作为应用技术加以使用。进一步，如本发明的领域那样，也提出了用由不需要物理加工就可以电读写的CMOS器件构成的非易失性存储元件置换上述熔丝元件的技术(2001 IEEE International Solid-State Circuits ConferenceP380，381，467，468)。
通过用CMOS器件置换已有的熔丝元件，不需要物理加工，能够利用熔丝元件上层作为配线区域的面积上的优点。
但是，因为为了改写需要在CMOS器件上加上高电压，所以需要进行可以从半导体装置外部加上高电压的电源配线，需要以使与该配线路径邻接的除此以外的配线和半导体电路不受该高电压的影响的方式进行半导体装置的设计，这成为配置上的制约。
【发明内容】
本发明的目的是提供能够解决考虑到对CMOS器件加上高电压的配置上的问题的半导体装置。
为了达到上述目的第1发明的半导体装置备有配置在芯片中央部分的半导体存储电路、配置在芯片周边部分，输入输出各个信号、供给电位或接地电位的多个IO模块、和用于半导体存储电路的冗余救济功能的非易失性半导体存储电路，非易失性半导体存储电路具有由可以电读写的CMOS器件构成的非易失性存储元件、输出控制与地址信号相应地到上述非易失性存储元件的写入的控制信号的控制电路、用于将上述地址信号输入到上述控制电路的地址信号线、输入与上述控制信号同步地写入到上述非易失性存储元件的数据的输入数据线、和将写入到上述非易失性存储元件的数据输出到上述半导体存储电路的输出数据线，该非易失性半导体存储电路配置在多个IO模块之间。
第2发明的半导体装置是在第1发明的半导体装置中，IO模块备有具有各个不同的栅极氧化膜厚度的多个晶体管。
第3发明的半导体装置是第2发明的半导体装置中，构成非易失性存储元件的晶体管是用与形成构成IO模块的多个晶体管中的具有第1栅极氧化膜厚度的第1晶体管的步骤相同的步骤形成的。
第4发明的半导体装置是第2发明的半导体装置中，构成控制电路的晶体管是用与形成构成IO模块的多个晶体管中的具有第2栅极氧化膜厚度的第2晶体管的步骤相同的步骤形成的。
第5发明的半导体装置是第1发明的半导体装置中，沿芯片周边部分环状地配置多个IO模块，以在上述多个IO模块上通过的方式环状地配置用于向上述IO模块输入供给电压的第1和第2电源线以及用于向上述IO模块输入接地电压的第3电源线。
第6发明的半导体装置是第5发明的半导体装置中，用于向非易失性半导体存储电路输入供给电位的电源线兼用作环状的第1和第2电源线，用于向非易失性半导体存储电路输入接地电位的电源线兼用作环状的第3电源线。
第7发明的半导体装置是第5发明的半导体装置中，与第1和第2、第3电源线平行地环状地配置非易失性半导体存储电路内的地址信号线和输入数据线。
第8发明的半导体装置是第3发明的半导体装置中，沿芯片周边部分环状地配置多个IO模块和配置在它们之间的多个非易失性半导体存储电路，环状地配置构成IO模块的具有各栅极氧化膜厚度的晶体管和构成非易失性半导体存储电路的非易失性存储元件的晶体管。
第9发明的半导体装置是第4发明的半导体装置中，沿芯片周边部分环状地配置多个IO模块和配置在它们之间的多个非易失性半导体存储电路，环状地配置构成IO模块的具有各栅极氧化膜厚度的晶体管和构成非易失性半导体存储电路的控制电路的晶体管。
第10发明的半导体装置是第1发明的半导体装置中，将写入非易失性半导体存储电路的非易失性存储元件的数据用于半导体存储电路的栅极固定。
第11发明的半导体装置是第1或10发明的半导体装置中，以相对于半导体存储电路的物理配置位置，使将写入到非易失性存储元件的数据输出到半导体存储电路的输出线的线长为最小的位置的方式，配置非易失性半导体存储电路。
如果根据本发明，则通过将非易失性半导体存储电路配置在IO模块之间，原封不动地保持通过用CMOS器件置换已有的熔丝元件而不需要物理加工能够利用上层配线的面积上的优点，不需要从电源配线向半导体装置内部供给进行CMOS器件改写所需的高电压。从而，因为内部配线和半导体电路不受该高电压的影响所以不需要进行配置上的考虑。
【附图说明】
图1是本发明的实施例的半导体装置中的非易失性半导体存储电路的设计图。
图2是本发明的实施例的半导体装置全体的设计图。
发明的具体实施方式
下面，我们一面参照附图一面说明本发明的实施例。
图1、2表示与本发明的实施例有关的半导体装置的构成图。在图1中，101是由可以电读写的CMOS器件构成的非易失性存储元件，102是控制到非易失性存储元件101的写入的控制信号组，103是输出控制信号组的控制电路，104是输入到控制电路103的地址信号组，105是输入与控制信号组同步地写入到非易失性存储元件101的数据的数据线，106是输出写入到非易失性存储元件101的数据的数据线，107是非易失性半导体存储电路，108是由输入输出信号的输入输出电路和与该输入输出电路连接的电极垫片构成的IO模块，109是输入第1供给电位V1的IO模块，110是输入第2供给电位V2的IO模块，111是输入接地电位VS的IO模块，112是与输入第1供给电位V1的IO模块109连接的第1供给电源线，113是与输入第2供给电位V2的IO模块110连接的第2供给电源线，114是与输入接地电位VS的IO模块111连接的接地电位线。
在图2中，201是半导体装置，202是IO模块(图1的108～111)，203是非易失性半导体存储电路(图1的107)，204是以存储器为代表的进行冗余救济的半导体电路，205是连接非易失性半导体存储电路203和半导体电路204的信号线。
图2表示本实施例的半导体装置全体的设计图，其中的非易失性半导体存储电路203的内部构成及其近旁如图1所示。图1的非易失性半导体存储电路107与图2的非易失性半导体存储电路203相当。又，输出数据线106与信号线205相当。
如图1所示，在非易失性半导体存储电路107中，备有由可以电读写的CMOS器件构成的非易失性存储元件101和控制电路103。控制电路103输出根据输入的地址信号组104控制到非易失性存储元件101的写入的控制信号组102，通过输入与控制信号组102同步地写入到非易失性存储元件101的数据的数据线105，将数据写入到非易失性存储元件101。从数据线106(图2的信号线205)输出写入到非易失性存储元件101的数据，传送给半导体电路204。
将该非易失性半导体存储电路203(107)，如图2所示，配置在沿半导体装置201(芯片)的周边部分环状地配置的多个IO模块202之间，配置在与连接的半导体电路204的配置一致，使信号线205的配线长为最小的位置上，可以将信号线205的配线配置在最容易的位置上。使各个将第1供给电位V1输入到多个IO模块202中的IO模块109的电源线D1(图中未画出)、将第2供给电位V2输入到IO模块110的电源线D2(图中未画出)、将接地电位VS输入到IO模块111的电源线D3(图中未画出)在多个IO模块202上通过地配置在环上。
半导体电路204具有备有多个存储单元的通常存储单元区域和备有多个预备存储单元的冗余存储单元区域，是在用冗余存储单元区域内的存储单元置换通常存储单元区域内的不良存储单元的方法中进行救济的存储电路。我们将置换作为当输入接入不良存储单元的地址时，为了接入冗余存储单元而切换路径的方法。因此，将存储不良存储单元的地址的电路和切换路径的电路内藏在半导体电路204中，它们通过固定几个栅极而进行工作。上述几个栅极是用存储在多个非易失性半导体存储电路203(107)中的值进行固定的。
此外，非易失性半导体存储电路107，如果使接受输出数据线106的数据的半导体电路204的构成与地址线104的地址信号同步，则由多个存储元件101构成，也能够形成存储多个值的构成。
在本实施例中，包含信号的输入输出电路的IO模块108是在以2个不同的栅极氧化膜厚(t1、t2)形成的晶体管区域中构成的。又，输入电位V1、V2、VS的IO模块109、110、111是在以2个不同的栅极氧化膜厚(t1、t2)形成的晶体管区域中构成的，内藏实施与它们各个连接的电源线112、113、114的相互过电压保护的保护元件。所以，IO模块109、110、111分别用膜厚t1的栅极氧化膜的晶体管T1和膜厚t2的栅极氧化膜的晶体管T2构成。此外，如上所述栅极氧化膜的膜厚不限于2种，也可以用栅极氧化膜的膜厚为3种以上的晶体管(T1、T2、T3、.......)构成。
由可以电读写的CMOS器件构成的非易失性存储元件101是用与构成IO模块108、109、110、111的栅极氧化膜厚t1的晶体管T1相同的步骤形成的，并且因为配置也是环状的，所以容易形成。
构成控制电路103的晶体管是用与构成IO模块108、109、110、111的栅极氧化膜厚t2的晶体管T2相同的步骤形成的，并且因为配置也同样是环状的，所以容易形成。
非易失性存储元件101等的栅极氧化膜厚t1和构成控制电路103的晶体管等的栅极氧化膜厚t2的关系为t1＞t2，供给非易失性存储元件101等的电源线112的电位V1和供给控制电路103等的电源线113的电位V2的关系为V1＞V2。
具有兼用将电位V1、V2、VS供给IO模块108、109、110、111和非易失性半导体存储电路107的电源线112、113、114的构成，如果配置成环状则也环状地构成电源配线，所以容易进行配置。
到非易失性半导体存储电路107的控制电路103的地址线104、数据线105与环状的电源线组112、113、114平行同样配置成环状，因此容易进行配线。
根据这些构成，能够容易地将非易失性半导体存储电路203(107)配置在IO模块202(108、109、110、111)之间。又，通过将非易失性半导体存储电路203配置在IO模块202之间，原封不动地保持通过用CMOS器件置换已有的熔丝元件而不需要物理加工能够利用上层配线的面积上的优点，不需要从电源配线向半导体装置内部供给进行CMOS器件改写所需的高电压。从而，因为内部配线和半导体电路不受该高电压的影响所以不需要进行配置上的考虑。
通过根据写入非易失性半导体存储电路203(107)的非易失性存储元件101的数据固定存储电路204的几个栅极，能够设定存储电路204的，用冗余存储单元区域内的存储单元置换上述通常存储单元区域内的不良存储单元的存储单元。
在图2中，在半导体电路201中，因为可以容易地将本发明的非易失性半导体存储装置203配置在多个IO模块202之间，所以与连接的半导体电路组204的配置一致，可以将信号线205的配线配置在最容易的位置上。