一种NMOSFET器件及其制备方法.pdf

本发明涉及半导体制造技术领域，尤其涉及一种NMOSFET器件及其制备方法，通过在偏置侧墙制备工艺前，采用预非晶硅注入工艺在衬底中形成非晶硅区域，并继续轻掺杂工艺后，于应力记忆工艺中的热处理过程中，在非晶硅区域中形成层错，并通过在源/漏区上形成嵌入式U形应力结构，以进一步提高制备的NMOSFET器件的载流子迁移率，进而提高器件的性能。

1.  一种NMOSFET器件，其特征在于，所述器件包括衬底、栅极结 构、应力结构、通孔刻蚀停止层、层间介质层和通孔结构；
所述衬底上设置有沟道区和有源区，所述栅极结构覆盖位于所述 沟道区和部分所述有源区的衬底的表面，所述应力结构覆盖位于剩余 有源区的衬底的表面；
所述通孔刻蚀停止层覆盖在所述应力结构的表面和所述栅极结 构的侧壁上，所述层间介质层覆盖在所述通孔刻蚀停止层的表面上；
所述通孔结构贯穿所述层间介质层和所述通孔刻蚀停止层与所 述应力结构的上表面接触；
其中，于所述有源区的衬底中临近所述栅极结构的位置处形成有 层错。

2.  根据权利要求1所述的NMOSFET器件，其特征在于，所述 衬底中还设置有浅沟槽隔离结构，以用于隔离位于所述衬底中的器件 结构。

3.  根据权利要求1所述的NMOSFET器件，其特征在于，所述 应力结构为嵌入式U形张应力结构。

4.  根据权利要求1所述的NMOSFET器件，其特征在于，所述 应力结构的材质为外延SiC或者外延Si。

5.  根据权利要求1所述的NMOSFET器件，其特征在于，所述 栅极结构包括界面氧化层、金属栅极、氧化物层和偏置侧墙；
所述界面氧化层覆盖所述衬底的表面，所述金属栅极覆盖所述界 面氧化层的上表面，所述氧化物层临近所述界面氧化层覆盖在所述衬 底的表面上，所述偏置侧墙位于所述氧化物层的上表面并全覆盖所述 金属栅极的侧壁。

6.  根据权利要求5所述的NMOSFET器件，其特征在于，通过 在制备所述偏置侧墙之前，于所述衬底中临近所述沟道区的位置处形 成非晶硅区域，并利用后续的应力记忆工艺中的退火工艺，于所述非 晶硅区域中形成临近所述沟道区的所述层错。

7.  一种NMOSFET器件的制备方法，其特征在于，所述方法包 括：
提供一表面制备有样本栅堆叠结构的衬底；
采用氧化工艺于所述样本栅堆叠结构的侧壁及暴露的衬底表面 制备一氧化物层后，进行预非晶注入工艺，于所述衬底中形成非晶硅 区；
采用轻掺杂工艺，于所述衬底中形成轻掺杂区
于偏置侧墙制备工艺后，形成一应力层；
继续第一热处理工艺，以形成应力记忆效应，同时将位于所述非 晶硅区中的非晶硅转化为单晶硅，且于该非晶硅区中临近所述样本栅 堆叠结构位置处形成层错；
去除所述应力层后，继续主侧墙制备工艺和源/漏极注入工艺；
继续第二热处理工艺，并去除所述主侧墙后，于所述衬底中形成 重掺杂区，且所述层错位于所述重掺杂区中临近所述轻掺杂区的位置 处；
去除覆盖于所述衬底表面上暴露部分的氧化物层；
在位于所述轻掺杂区和所述重掺杂区中的衬底暴露的表面上制 备应力结构；
继续后续介质层和通孔结构的制备工艺。

8.  根据权利要求7所述的NMOSFET器件的制备方法，其特征 在于，所述样本栅堆叠结构包括样本栅和样本栅介质层；
所述样本栅介质层覆盖于所述衬底的表面，所述样本栅覆盖所述 样本栅介质的表面，且所述氧化物层覆盖所述样本栅和所述样本栅介 质层的侧壁。

9.  根据权利要求8所述的NMOSFET器件的制备方法，其特征 在于，所述后续介质层和通孔结构的制备工艺包括：
沉积一通孔刻蚀停止层；
于所述通孔刻蚀停止层的表面覆盖一层间介质层；
平坦化工艺后，去除所述样本栅和所述样本栅介质层，形成栅极 凹槽；
于所述栅极凹槽中制备界面氧化层和高k金属栅极；
刻蚀所述层间介质层和所述通孔刻蚀停止层至所述应力结构的 表面，形成通孔；
于所述通孔中填充金属，平坦化工艺后，形成贯穿所述层间介质 层和所述通孔刻蚀停止层的通孔结构。

10.  根据权利要求7所述的NMOSFET器件的制备方法，其特征 在于，所述衬底中还设置有浅沟槽隔离结构，以用于隔离位于所述衬 底中的器件结构。

11.  根据权利要求7所述的NMOSFET器件的制备方法，其特征 在于，所述应力结构为嵌入式U形张应力结构。

12.  根据权利要求7所述的NMOSFET器件的制备方法，其特征 在于，所述应力结构的材质为外延SiC或者外延Si。

13.  根据权利要求7所述的NMOSFET器件的制备方法，其特征 在于，采用激光退火工艺进行所述第一热处理工艺。

一种NMOSFET器件及其制备方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种NMOSFET器件 及其制备方法。
背景技术
随着CMOS工艺节点的缩小，器件性能提高的难度越来越大， 目前主要是通过提高MOS器件载流子迁移率（mobility）来提高器件 的性能，如可通过应变硅（strain silicon）技术来提高MOS器件中载 流子的迁移率；具体的可在PMOS器件结构上设置压应力层（如 SiGe），而在NMOS器件结构设置张应力层（如SiC），以用来提高 MOS器件中载流子的迁移率；但是，上述工艺提高载流子的速率的 能力目前已被应用到极限，无法进一步的提高载流子的迁移率。
发明内容
针对上述技术问题，本申请提供了一种NMOSFET器件及其制备 方法，主要应用于20nm及其以下的技术节点的低功率应用中，通过 在进行NMOSFET器件的制备工艺时，采用层错（Stack Fault  Dislocation）工艺和应变硅技术（Strained Silicon Technology）相结合， 以进一步的提高NMOSFET器件中载流子的迁移率，进而提升 NMOSFET器件的性能。
本申请记载了一种NMOSFET器件，其中，所述器件包括衬底、 栅极结构、应力结构、通孔刻蚀停止层、层间介质层和通孔结构；
所述衬底上设置有沟道区和有源区，所述栅极结构覆盖位于所述 沟道区和部分所述有源区的衬底的表面，所述应力结构覆盖位于剩余 有源区的衬底的表面；
所述通孔刻蚀停止层覆盖在所述应力结构的表面和所述栅极结 构的侧壁上，所述层间介质层覆盖在所述通孔刻蚀停止层的表面上；
所述通孔结构贯穿所述层间介质层和所述通孔刻蚀停止层与所 述应力结构的上表面接触；
其中，于所述有源区的衬底中临近所述栅极结构的位置处形成有 层错。
上述的NMOSFET器件，其中，所述衬底中还设置有浅沟槽隔离 结构，以用于隔离位于所述衬底中的器件结构。
上述的NMOSFET器件，其中，所述应力结构为嵌入式U形张应 力结构。
上述的NMOSFET器件，其中，所述应力结构的材质为外延SiC 或者外延Si。
上述的NMOSFET器件，其中，所述栅极结构包括界面氧化层、 金属栅极、氧化物层和偏置侧墙；
所述界面氧化层覆盖所述衬底的表面，所述金属栅极覆盖所述界 面氧化层的上表面，所述氧化物层临近所述界面氧化层覆盖在所述衬 底的表面上，所述偏置侧墙位于所述氧化物层的上表面并全覆盖所述 金属栅极的侧壁。
上述的NMOSFET器件，其中，通过在制备所述偏置侧墙之前， 于所述衬底中临近所述沟道区的位置处形成非晶硅区域，并利用后续 的应力记忆工艺中的退火工艺，于所述非晶硅区域中形成临近所述沟 道区的所述层错。
本申请还记载了一种NMOSFET器件的制备方法，其中，所述方 法包括：
提供一表面制备有样本栅堆叠结构的衬底；
采用氧化工艺于所述样本栅堆叠结构的侧壁及暴露的衬底表面 制备一氧化物层后，进行预非晶注入工艺，于所述衬底中形成非晶硅 区；
采用轻掺杂工艺，于所述衬底中形成轻掺杂区
于偏置侧墙制备工艺后，形成一应力层；
继续第一热处理工艺，以形成应力记忆效应，同时将位于所述非 晶硅区中的非晶硅转化为单晶硅，且于该非晶硅区中临近所述样本栅 堆叠结构位置处形成层错；
去除所述应力层后，继续主侧墙制备工艺和源/漏极注入工艺；
继续第二热处理工艺，并去除所述主侧墙后，于所述衬底中形成 重掺杂区，且所述层错位于所述重掺杂区中临近所述轻掺杂区的位置 处；
去除覆盖于所述衬底表面上暴露部分的氧化物层；
在位于所述轻掺杂区和所述重掺杂区中的衬底暴露的表面上制 备应力结构；
继续后续介质层和通孔结构的制备工艺。
上述的NMOSFET器件的制备方法，其中，所述样本栅堆叠结构 包括样本栅和样本栅介质层；
所述样本栅介质层覆盖于所述衬底的表面，所述样本栅覆盖所述 样本栅介质的表面，且所述氧化物层覆盖所述样本栅和所述样本栅介 质层的侧壁。
上述的NMOSFET器件的制备方法，其中，所述后续介质层和通 孔结构的制备工艺包括：
沉积一通孔刻蚀停止层；
于所述通孔刻蚀停止层的表面覆盖一层间介质层；
平坦化工艺后，去除所述样本栅和所述样本栅介质层，形成栅极 凹槽；
于所述栅极凹槽中制备界面氧化层和高k金属栅极；
刻蚀所述层间介质层和所述通孔刻蚀停止层至所述应力结构的 表面，形成通孔；
于所述通孔中填充金属，平坦化工艺后，形成贯穿所述层间介质 层和所述通孔刻蚀停止层的通孔结构。
上述的NMOSFET器件的制备方法，其中，所述衬底中还设置有 浅沟槽隔离结构，以用于隔离位于所述衬底中的器件结构。
上述的NMOSFET器件的制备方法，其中，所述应力结构为嵌入 式U形张应力结构。
上述的NMOSFET器件的制备方法，其中，所述应力结构的材质 为外延SiC或者外延Si。
上述的NMOSFET器件的制备方法，其中，采用激光退火工艺进 行所述第一热处理工艺。
综上所述，由于采用了上述技术方案，本申请提出的一种 NMOSFET器件及其制备方法，通过在偏置侧墙（offset）制备工艺前， 采用预非晶硅注入工艺（pre-amorphous implantation，简称PAI）在衬 底中形成非晶硅区域，并继续轻掺杂工艺后，于应力记忆工艺（Stress  Memory Technology，简称SMT）中的热处理过程中，在非晶硅区域 中形成层错，并通过在源/漏区上形成嵌入式U形（Recessed U-shaped） 应力结构，以进一步提高制备的NMOSFET器件的载流子迁移率，进 而提高器件的性能。
附图说明
图1是本申请NMOSFET器件中一实施例的结构示意图；
图2～18是本申请NMOSFET器件的制备方法中一实施例的流程 结构示意图。
具体实施方式
下面结合附图对本发明的具体实施方式作进一步的说明：
图1是本申请NMOSFET器件中一实施例的结构示意图；如图1 所示，本申请中的一种NMOSFET器件，主要应用于20nm及其以下 的技术节点的低功率应用中，该NMOSFET器件包括：
一设置有沟道区11和有源区（图中未标示）的衬底21，该衬底 21优选的为NFET衬底，且该衬底21中还设置有用以隔离器件结构 的浅沟槽隔离结构（Shallow Trench Isolation，简称STI）22；其中， 有源区则包括轻掺杂区29和重掺杂区（即源/漏区）35，位于该有源 区中的衬底21内还形成有邻近沟道区11的层错（Stack Fault  Dislocation）32，该层错32是通过在衬底21中进行预非晶硅注入工 艺（pre-amorphous implantation，简称PAI），以于衬底21中形成非晶 硅区，并利用后续的应力记忆工艺（Stress Memory Technology，简称 SMT）中的热处理工艺，将上述非晶硅区转化为单晶硅区（图中未标 示），同时在该非晶硅区中的衬底内形成若干晶格位错（Dislocation）， 该若干个晶格位错叠加后便形成层错32。
进一步的，衬底21的上表面还设置有栅极结构（图中未标示）、 应力结构36、通孔刻蚀停止层372、层间介质层382和通孔结构41； 该栅极结构覆盖位于沟道区11和邻近该沟道区11中部分有源区的衬 底21的表面，而应力结构36则覆盖位于剩余有源区中衬底21的表 面，即栅极结构和应力结构36共同将衬底21中的有源区的表面全覆 盖，且栅极结构将衬底21中的沟道区11的表面全覆盖。
其中，上述的通孔刻蚀停止层372覆盖在应力结构36的表面和 栅极结构的侧壁上，层间介质层382覆盖在通孔刻蚀停止层372的表 面上，且该层间介质层382的上表面与栅极结构的上表面齐平，而通 孔结构41则贯穿上述的层间介质层382和通孔刻蚀停止层372，以 与应力结构36的上表面接触。
优选的，上述栅极结构包括界面氧化层（Interfacial layer）39、偏 置侧墙28、金属栅极40和氧化物层252，界面氧化层39覆盖位于沟 道区11和邻近该沟道区11的部分有源区（即部分轻掺杂区29）的衬 底21的表面，金属栅极40覆盖在界面氧化层39的上表面，氧化物 层252在临近界面氧化层39位置处覆盖位于有源区中部分衬底21的 表面（即位于剩余的浅掺杂区29和邻近浅掺杂区的部分重掺杂区35 的衬底21的表面），偏置侧墙28则位于上述的氧化物层252的上表 面，并全覆盖在金属栅极40的侧壁和部分界面氧化层39的侧壁上， 上述的通孔刻蚀停止层372覆盖偏置侧墙28的侧壁和位于该偏置侧 墙28下方的氧化物层252部分的侧壁上。
优选的，上述的应力结构36为采用原位掺杂工艺制备的嵌入式U 形张应力结构，该应力结构36的材质可为外延SiC（Raised In-situ  doped SiC stressor Epitaxy）或外延Si等。
优选的，在制备上述的偏置侧墙28之前（此时氧化物层252已 经形成），通过在衬底21中临近沟道区11的位置处形成非晶硅区域， 并利用后续的应力记忆工艺中的退火工艺（如激光退火等，只要能够 在完成应力记忆工艺的同时，还能将上述的非晶硅区域转化为单晶硅 区，且在转化后的单晶硅区中还形成有层错即可），于位于该非晶硅 区域中的衬底内形成临近沟道区11的层错32；由于在进行预非晶硅 注入工艺时，衬底21上仅设置有金属栅极40，使得制备的非晶硅区 域非常靠近金属栅极40，后续在制备偏置侧墙28后，再利用应力记 忆工艺中的退火工艺，一步完成层错32和应力记忆，这样不仅能够 节省了一步退火工艺，还能使得制备的层错32更加靠近金属栅极40， 以进一步提高制备的NMOSFET器件的载流子迁移率，进而提高器件 的性能。
图2～18是本申请NMOSFET器件的制备方法中一实施例的流程 结构示意图；如图2～18所示，本申请中的一种制备NMOSFET器件 的方法，可应用于20nm及其以下的技术节点的低功率应用中，该方 法包括：
首先，如图2所示，提供一设置有浅沟槽隔离结构22的衬底21 （如NFET衬底等），于该衬底21的表面依次沉积栅氧化薄膜23和 样本栅层24，采用光刻、刻蚀工艺（Gate Etch）去除部分的栅氧化 薄膜23和部分的样本栅层24，形成如图3所示的由样本栅氧化层（即 样本栅介质层）231和样本栅极241构成的栅堆叠结构；其中，刻蚀 剩余的栅氧化薄膜形成样本栅氧化层231，刻蚀剩余的样本栅层形成 样本栅极241。
其次，采用氧化工艺（Gate Re-oxidation）于上述的栅堆叠结构 的侧壁和暴露的衬底21的表面生长一层氧化物薄膜25（在进行氧化 工艺时，样本栅极241的上表面制备有一硬掩模层，以用来避免该样 本栅极241的上表面被氧化，并在进行上述氧化工艺后去除该硬掩模 层）后，如图4所示，采用较深的预非晶硅注入工艺（Deep PAI Implant） 26，以于衬底21中形成如图5中所示的较深的非晶硅区27，由于此 时衬底21上覆盖的只有栅堆叠结构，所以制备的非晶硅区27比较靠 近该栅堆叠结构（氧化物薄膜25对于预非晶硅注入工艺的影响较 小）。
之后，如图6所示，继续在氧化物薄膜25上沉积偏置侧墙层后 并刻蚀该偏置侧墙层，进而形成覆盖在位于栅堆叠结构侧壁的氧化物 薄膜25的偏置侧墙28（即Offset spacer deposition and Etch），于轻掺 杂工艺（Lightly Doped Drain，简称LDD）或口袋注入工艺（PKT  implant）后，于衬底21中形成轻掺杂区29，该轻掺杂区29位于上 述的非晶硅区27之间的区域，且该轻掺杂区29的一部分位于所述样 本栅极241的下方，即如图7所示的结构。
然后，于图7所示的器件结构的表面沉积应力氮化物层30和应 力氧化物层31（SMT Deposition），以形成如图8所示的应力记忆结 构（Stress Memory Technology，简称SMT），并去除多余的应力记忆 结构（SMT Etch）后，采用激光退火工艺（LSA Anneal）对上述应力 结构进行退火操作（即第一热处理工艺），并完全去除上述的应力记 忆结构（即应力氮化物层30和应力氧化物层31），进而在如图9所 示的器件结构中形成应力记忆效应；同时，在进行上述退火工艺时， 衬底21中的非晶硅区27中的非晶硅均被转化为了单晶硅，并在位于 非晶硅区27的衬底中形成了若干个晶格位错，该若干个晶格位错叠 加后便形成了如图9所示的层错32。
其中，上述的退火工艺只要能够在完成应力记忆工艺的同时，还 能将上述的非晶硅区域转化为多晶硅区，且在转化后的多晶硅区中还 形成有层错即可，而由于上述的制备的非晶硅区27比较的靠近样本 栅极241，使得后续利用应力记忆工艺中的退火工艺制备的层错32 也比较靠近样本栅极241，而一步完成层错32和应力记忆，这样不 仅能够节省了一步退火工艺，还能使得制备的比较靠近栅极结构的层 错32能够进一步提高制备的NMOSFET器件的载流子迁移率，进而 提高器件的性能。
优选的，也可先进行峰值退火工艺（Spike Anneal）后再进行上 述的退火工艺，进而完成层错32和应力记忆效应的制备。
如图10所示，于图9所示的器件结构上继续沉积一主侧墙氧化 物薄膜和主侧墙层后，刻蚀去除多余部分，形成位于偏置侧墙28侧 壁上的主侧墙氧化物层33和主侧墙34（Main spacer formation），并 参见图11所示，继续进行重掺杂离子注入（即源/漏离子注入，S/D  Implant）工艺，并于退火工艺（即第二热处理工艺）后，去除上述的 主侧墙34和主侧墙氧化物层33（Main spacer remove），以在衬底21 中形成重掺杂区（即源/漏区）35，而上述的层错32位于该重掺杂区 35中临近所述沟道区的位置处，且该重掺杂区35和轻掺杂区29共 同构成该NOMFET器件的有源区，而位于轻掺杂去29之间的区域则 是该NMOSFET器件的沟道区，即如图12所示的结构。
如图13所示，去除暴露的氧化物薄膜25至衬底21的上表面， 形成用于隔离偏置侧墙28与样本栅堆叠结构及衬底21之间的氧化物 层（即剩余的氧化物薄膜）251；继续在位于有源区的衬底21暴露的 表面制备嵌入式U形应力结构（Recessed U-shaped Raised Stressor） 36；其中，可采用原位掺杂工艺在上述暴露的有源区的表面外延生长 嵌入式U形张应力结构，且该张应力结构的材质优选的可为SiC或 Si等（Raised In-situ doped SiC stressor Epitaxy），进而形成如图14所 示的结构。
如图15所示，继续沉积通孔刻蚀停止薄膜37覆盖如图14所示 的器件结构上，并继续淀积层间介质膜38，采用平坦化工艺（如化 学机械研磨CMP等）对该层间介质膜38和通孔刻蚀停止薄膜37进 行研磨，并停止在样本栅241的上表面，进而形成如图16所示的通 孔刻蚀停止层（Contact Etch Stop Layer，简称CESL）371（即剩余的 通孔刻蚀停止薄膜）和层间介质层（Inter Layer Dielectrics，简称ILD） 381（即剩余的层间介质膜）；去除样本栅极241（dummy gate removal） 和样本栅氧化层（即样本栅介质层）231后形成栅极凹槽（图中未标 示），并于该栅极凹槽的底部及其侧壁上制备一界面氧化层39后，继 续进行高k金属栅极40的制备工艺（HKMG stack formation），进而 形如图17所示的结构；其中，在去除上述的样本栅极241（dummy gate  removal）和样本栅氧化层231时，覆盖在偏置侧墙28侧壁上的氧化 物层251也被去除，形成位于偏置侧墙28与衬底21之间的剩余的氧 化物层252（即上述的栅极凹槽的底部表面为衬底21的部分上表面， 而该栅极凹槽的侧壁则由侧墙28和剩余的氧化物层252构成）。
最后，选择性刻蚀层间介质层381和通孔刻蚀停止层371至应力 结构36的上表面，以形成通孔，并于该通孔中填充金属后，形成如 图18所示的位于剩余的刻蚀层间介质层382和通孔刻蚀停止层372 中的连接通孔结构41。
综上，由于采用了上述技术方案，本申请提出的一种NMOSFET 器件及其制备方法，通过在偏置侧墙制备工艺前，采用预非晶硅注入 工艺在衬底中形成非晶硅区域，并继续轻掺杂工艺后，于应力记忆工 艺中的热处理过程中，在非晶硅区域中形成层错，并通过在源/漏区 上形成嵌入式U形应力结构，以进一步提高制备的NMOSFET器件 的载流子迁移率，进而提高器件的性能。
通过说明和附图，给出了具体实施方式的特定结构的典型实施 例，基于本发明精神，还可作其他的转换。尽管上述发明提出了现有 的较佳实施例，然而，这些内容并不作为局限。
对于本领域的技术人员而言，阅读上述说明后，各中变化和修正 无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真 实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等 价的范围与内容，都应认为仍属本发明的意图和范围内。