具有用于控制位线感测界限时间的存储装置 【技术领域】
本发明涉及一种半导体存储装置，且更特别的是涉及一种具有用于控制位线感测界限时间的强化功能的半导体存储装置。
背景技术
一种诸如动态随机存储器(DRAM)之类的半导体存储装置具有一感测放大器，其可放大各位线之间很小的电位差以便从各单位单元读取数据或是更新各单位单元内所储存的数据。在放大各位线之间电位差的过程中，存在有感测界限时间亦即该感测放大器的设置时间直到在开始将数据供应到每一个位线上之后每一个位线上都供应有一预设电压电平为止。此中，该预设电压电平为一最小值以使该感测放大器能感测到各位线之间的电压差。
图1所示为一种位线感测放大器以及连接于该位线感测放大器上的电路。
如图所示，其中含有一存储单元100及一第一预充电单元110。该第一预充电单元110响应预充电控制信号BLEQ，对一位线对/BL和BL进行预充电，并使其等于预充电电压的电平VBLP。连接在该位线对/BL和BL上的放大单元120放大该位线对/BL和BL之间的电位差。
可通过一触发电压产生单元130产生一第一触发电压RTO及一第二触发电压SB。该触发电压产生单元130设置有：一第二预充电单元131；一P型金氧半导体(PMOS)晶体管132；以及一N型金氧半导体(NMOS)晶体管133。该第二预充电单元131响应预充电控制信号BLEQ，对第一触发电压RTO及一第二触发电压SB进行预充电，并使其等于预充电电压电平VBLP。该PMOS晶体管132响应第一启动信号RTOEN，将该第一触发电压RTO提高到VDD的电平上。该NMOS晶体管133响应第二启动信号SBEN，将该第二触发电压SB降到VSS的电平上。
图2所示为一种位线感测操作的时序图。
参照图1和图2，一个已触发RAS主动信号RASATV解除预充电控制信号BLEQ并通过解除该预充电控制信号BLEQ使第一预充电单元110呈停用。当该第一预充电单元110停用时，位线对/BL和BL是浮动的。于是，触发了存储单元100的字符线信号WL。在感测界限时间之后，该触发电压产生单元130及放大单元120响应已触发的第一启动信号RTOEN以及已触发的第二启动信号SBEN，开始动作。
图3为一种现有的同步DRAM的方块图。
如图所示，若输入了包括时钟信号CLK、地址信号ADD及控制信号CONTROL的外部信号，则可通过缓冲器/输入译码器310对该等信号CLK、ADD及CONTROL进行缓冲及译码，并由一RAS主动信号产生单元320产生一RAS主动信号RASATV。
之后，响应该RAS主动信号RASATV，字符线时序控制单元330产生用于控制字符线信号WL的第二控制信号ACT1，感测放大器时序控制单元360产生用于控制预充电控制信号BLEQ的第一控制信号ACT0，而延迟单元370产生用以控制第一启动信号RTOEN及第二启动信号SBEN地第三控制信号ACT2。
之后，响应第二控制信号ACT1，通过行译码器340为行地址信号ROWADD进行译码，并由该行译码器340产生存储单元数组350的字符线信号WL。响应该第一控制信号ACT0，感测放大器控制单元380产生预充电控制信号BLEQ。响应该第三控制信号ACT2，感测放大器控制单元380产生第一启动信号RTOEN及第二启动信号SBEN。
通常，现有的半导体存储装置具有一测试模式以延伸其感测界限时间，亦即能够延伸其感测界限时间以便在特定目的下对存储芯片进行测试。不过，一旦预设了已延伸的感测界限时间，则无法自由地改变该感测界限时间。
参照图3，若延迟单元370响应一测试模式信号TM_SAEN在测试模式中操作，可将该延迟单元370的延迟数值延伸为不同于正常数值的预设数值。
如上所述，由于将现有的半导体存储装置的感测界限时间设定在一特定数值上，故无法自由地改变该感测界限时间。因此，问题在于无法为特定测试模式达成特定请求的界限时间。例如，在这种用以筛选半导体存储装置缺陷的测试模式中，很难判定发生缺陷的地点。有一种缺陷的方法为将该感测界限时间延伸到测试模式所需要的特定数值。
【发明内容】
因此，本发明的一个目的在于提供一种用于控制位线感测界限时间的装置。
根据本发明的一方面，提供的一种半导体存储装置包括：一存储单元，与一位线及一字符线连接；一数据加载单元，通过触发字符线将该存储单元的数据加载到该位线上；一放大单元，通过一启动信号对该位线已加载的数据进行放大；以及一控制单元，用于控制该启动信号，以使该信号可在正常模式中于延迟了一设定的感测界限时间之后触发，或是在测试模式中于延迟了一受来自芯片外的输入信号控制的已调整感测界限时间之后触发。
【附图说明】
本发明的上述及其它目的、特性将会因为以下参照各附图对优选的实施例的详细说明而变得更明显。
图1所示为一位线感测放大器以及连接于该放大器上的电路；
图2所示为一位线感测操作的时序图；
图3所示为一现有的同步DRAM的方块图，其中显示的是产生用于感测放大器的触发信号的程序；
图4所示为一根据本发明的半导体存储装置的方块图；
图5为图4所示的控制单元的方块图；
图6A和6B所示为图5所示的时钟同步单元的电路原理图；
图7为图6所示的时钟同步时钟信号操作的时序图；
图8为图2所示的外部输入旗标信号产生单元的电路原理图；
图9为图8所示的外部输入旗标信号产生单元操作的时序图；
图10为图5所示的感测界限时间控制单元的电路原理图；
图11为图10所示的感测界限时间控制单元操作的时序图；
图12A、12B和12C为图5所示的感测界限时间控制单元的电路原理图；及
图13为根据本发明的半导体存储装置在测试模式下的操作的时序图。
【具体实施方式】
以下将参照各附图详细说明一根据本发明的半导体存储装置。
图4为一根据本发明的半导体存储装置的方块图；特别是，其中显示的是用于操作该半导体存储装置所需要的信号产生过程。
如图所示，该半导体存储装置包括：一存储单元数组350；一缓冲器/输入译码器310；一RAS信号产生器320；一字符线时序控制单元330；一行译码器340；一感测放大器时序控制单元360；一感测放大器控制单元380；一感测放大器单元390；以及一控制单元400。
该存储单元数组350连接于一位线及一字符线上。方块310，320，330，340，360及380用于通过使位线呈浮动并触发字符线将数据加载到位线上。受第一启动信号RTOEN及第二启动信号SBEN控制的感测放大器单元390放大该位线的数据。控制单元400在正常模式或在测试模式中触发该第一启动信号RTOEN及第二启动信号SBEN。
图5为该控制单元400的方块图。如图所示，该测试模式400包括：一时钟同步单元410；一外部输入旗标信号产生单元420；一感测界限时间控制单元430；以及一感测放大器控制单元440。
该时钟同步单元410可通过使外部输入信号EXT_IN与一时钟信号CLK同步，而产生一时钟同步信号SAE_CLK。该外部输入旗标信号产生单元420响应该时钟同步信号SAE_CLK、一测试模式信号TM_SAEN及一RAS闲置反相信号RASIDLEB，产生一外部输入旗标信号SAE_FLAG。此处，由该RAS信号产生器320产生RAS闲置反相信号RASIDLEB，以便控制该外部输入旗标信号产生单元420。
在测试模式中，响应测试模式信号TM_SAEN，该感测界限时间控制单元430对应于外部输入旗标信号SAE_FLAG产生第三控制信号ACT2。在正常模式中，响应测试模式信号TM_SAEN，该感测界限时间控制单元430对应于RAS主动信号RASATV产生第三控制信号ACT2。
图6A和6B所示为用于产生时钟同步信号SAE_CLK的时钟同步单元410的两个不同的实施例。
如图所示，可通过使外部输入信号EXT_IN与如图6A所示的时钟信号CLK同步，或是通过使若干个已译码的地址信号ADDRESS或已译码的控制信号CONTROL与如图6B所示的时钟信号CLK同步，而产生该时钟同步信号SAE_CLK。
参照图6A，该时钟同步单元410包括：一内部时钟产生单元412；及一时钟同步信号产生单元414。该时钟同步单元410由一时钟信号CLK产生一内部时钟信号CLK_PULSE。该时钟同步信号产生单元414可通过使外部输入信号EXT_IN与该内部时钟信号CLK_PULSE同步而产生一时钟同步信号SAE_CLK。
参照图6B，该时钟同步单元410包括：一内部时钟产生单元412；一时钟同步信号产生单元414；以及一输入单元416。该输入单元416通过混合该地址信号ADDRESS与控制信号CONTROL以产生一混合信号节点NODE 0。
图7为说明该存储装置操作的时序图，特别是通过一外部输入信号EXT_IN及一混合信号节点NODE 0触发的一时钟同步信号SAE_CLK的时序图。如图所示，在T4触发该时钟同步信号SAE_CLK。
图8为外部输入旗标信号产生单元420的电路。
图9为说明该存储装置在测试模式的操作的时序图。
参照图8和图9，该外部输入旗标信号产生单元420于在逻辑「高」(H)电平上触发测试模式信号TM_SAEN时，在已触发时钟同步信号SAE_CLK的时间点上产生用以闩锁RAS闲置反相信号RASIDLEB的外部输入旗标信号SAE_FLAGB。假如在逻辑「低」(L)电平上停用该RAS闲置反相信号RASIDLEB，则可在逻辑「高」电平上停用该信号SAE_FLAGB。
如图8所示的电路，其显示的是具有上述功能的解释用实施例。可以理解，可以各种实施例施行相同的功能。
参照图8，和存储装置的操作有关的RAS闲置反相信号RASIDLEB指的是一种通过混合来自每一个组合排的RAS主动信号RASATV的混合信号。该RAS闲置反相信号RASIDLEB在将用于存储装置的主动命令信号ACTIVE COMMAND输入到存储装置上时呈触发状态，并在输入预充电命令时呈停用状态。因此，该RAS闲置反相信号RASIDLEB在将主动命令信号ACTIVE COMMAND输入到存储装置上之后已触发该时钟同步信号SAE_CLK时，呈触发状态，然后通过一位线预充电命令信号BITLINE PRECHARGE COMMAND解除该外部输入旗标信号SAE_FLAGB。
图10所示为感测界限时间控制单元430的电路原理图。
图11为说明如第10图所示的感测界限时间控制单元操作的时序图。
参照图10和图11，该感测界限时间控制单元430包括：一选取单元432；及一延迟单元434。受测试模式信号TM_SAEN控制的选取单元432选取并送出该RAS主动信号RASATV及外部输入旗标信号SAE_FLAGB之一。该延迟单元434可通过延迟该选取单元432的输出信号而产生第三控制信号ACT2。
当在逻辑「高」电平上触发测试模式信号TM_SAEN时，则可于在逻辑「低」电平上触发该外部输入旗标信号SAE_FLAGB后的延迟时间点上，以逻辑「高」电平触发该第三控制信号ACT2。
因此，取决于一外部输入信号定出该第三控制信号ACT2。
参照图10，用于接收该RAS主动信号RASATV及外部输入旗标信号SAE_FLAGB的触发器432A在节点NODE B达成预充电命令时立即使节点NODE B呈停用状态。
同时能够在没有如图12A所示的外部输入旗标信号SAE_FLAGB下通过一外部输入旗标信号SAE_FLAGB决定该节点NODE B的数值。
图12B和图12C显示的是包括一延迟单元436及一选取单元438的感测界限时间控制单元430的两个不同实施例。
可在需要比正常感测界限时间更短的感测界限时间时，应用如图12B和图12C所示的电路。
图13为用于显示本发明的半导体存储装置在测试模式下的操作的时序图。
如图所示，可通过一主动命令信号ACTIVE COMMAND在逻辑「高」电平上触发一RAS主动信号RASATV及一RAS闲置反相信号RASIDLEB。
在那之后，响应该RAS主动信号RASATV，该字符线时序控制单元330产生第二控制信号ACT1，而该感测放大器时序控制单元360产生第一控制信号ACT0。
响应该第二控制信号ACT1，通过行译码器340行地址信号ROWADD进行译码，然后再触发所选出存储单元的字符线信号WL。
于感测放大器控制单元380内，响应该第一控制信号ACT0，解除预充电控制信号BLEQ并使位线呈浮动。
然后，可开始将一存储单元的数据加载到位线上。
假如在T3输入一外部输入信号(假设其地址为A0)或是一外部混合信号，则可透过时钟同步单元410及外部输入旗标信号产生单元420触发一外部输入旗标信号SAE_FLAGB。
在那之后，可于该感测界限时间控制单元430内通过该外部输入旗标信号SAE_FLAGB触发一第三控制信号ACT2。然后，再于该感测放大器控制单元440内通过该第三控制信号ACT2触发该第一启动信号RTOEN以及第二启动信号SBEN。
最后，可在一感测界限时间tSM0之后开始对一位线对/BL和BL进行放大。
假如在T4或T7输入该外部信号，则其感测界限时间将为tSM1或tSM2。
因此，根据本发明的半导体存储装置可自由地控制其感测界限时间。
在已针对各具体的实施例说明了本发明的同时，本领域普通技术人员可在不偏离本发明所附申请专利范围及精神下作各种改变和修正。