具备静态型的存储单元的半导体存储器 【技术领域】
本发明涉及半导体存储器，特别是涉及具备静态型的存储单元的半导体存储器。
背景技术
作为代表性的半导体存储器的一种的SRAM(静态随机存取存储器)是不需要保持存储数据用的刷新工作的RAM。SRAM的存储单元成为经存取晶体管将交叉连接由负载元件和驱动晶体管构成的2个倒相器的触发器连接到位线对上的结构。
作为SRAM中的代表性地存储单元，一般已知有用P沟道MOS晶体管构成负载元件、用N沟道MOS晶体管构成驱动晶体管和存取晶体管的CMOS型存储单元。该CMOS型存储单元的功耗小，此外，在CMOS的特性方面，具有在静态噪声容限(以下，也称为「SNM」)特性方面良好、进而在抗软错误的性能方面也良好的特性。
作为SRAM中的其它的代表性的存储单元，也已知有用由多晶硅构成的高电阻元件构成的高电阻负载型存储单元及用由多晶硅构成的P沟道薄膜晶体管(以下，也称为「P沟道TFT」)构成负载元件的P沟道TFT负载型存储单元。由于该高电阻负载型存储单元和P沟道TFT负载型存储单元的每1存储单元的体晶体管的数目是4个，故与用6个体晶体管构成的CMOS型存储单元相比具有能减小单元面积的优点。
再有，在此，所谓「体晶体管」，相对于像由多晶硅构成的电阻元件或P沟道TFT那样在衬底上形成的薄膜元件来说，表示在硅衬底中制成的晶体管。
此外，作为与低电压化对应的SRAM，在特开平7-57476号公报中公开了用P沟道MOS晶体管构成存取晶体管的SRAM。由此，由于能使存取晶体管的栅-源间电压与电源电压相等，故可防止因低电压化引起的单元电流的下降，保证了低电压下的工作。
近年来，以电子装置的可携带化及节省能量为背景，对半导体存储器的低功耗化和小型化的需求越来越高。由于功耗与电源电压的2次方成比例，故对于低功耗化来说，降低电源电压是有效的。根据这一点，在半导体存储器中提供即使在低电压下也能工作且具有高性能的半导体存储器是迄今为止人们一直打算解决的课题。
在此，所谓「低电压」，一般表示不到3V，近年来，存在从以往一直使用的3.3V降低为2.5V、1.8V这样的降低电源电压的趋势。
对于上述课题来说，在低电压下使用的SRAM中，迄今为止采用了上述的CMOS型存储单元。其原因是，由于在上述现有的高电阻负载型存储单元和P沟道TFT负载型存储单元中这些负载元件的电流驱动能力小，故SNM小，在低电压下的工作变得不稳定，而CMOS型存储单元在CMOS特性方面的SNM大，即使在低电压下CMOS倒相器也能稳定地工作。因此，在现在的低电压化的趋势中，几乎不采用上述的现有的高电阻负载型存储单元或P沟道TFT负载型存储单元，CMOS型存储单元成为主流。
但是，如果低电压化继续进展，则即使用上述现有的CMOS型存储单元也不能应对。即，这是因为：在该CMOS型存储单元中，由于用N沟道MOS晶体管构成的存取晶体管的阈值电压的缘故，与作为低电位的电源电位相比，存储节点的电位进一步下降，已经不能使驱动晶体管导通。
在此，也考虑了降低N沟道MOS晶体管的阈值电压，但阈值电压的下降导致漏泄电流的增加，反过来使功耗增加。
因此，由于上述的特开平7-57476号公报中记载的SRAM不导致存储节点的电位下降，故可以说作为解决这样的课题的方案是有用的，但如上所述，近年来除了低功耗外，还希望实现进一步实现伴随电子装置的可携带化的小型化的半导体存储器。
再者，由于半导体存储器的小型化导致在存储单元中蓄积的电荷量的减少，故防止伴随半导体存储器的小型化的软错误的发生也是重要的课题。
【发明内容】
因此，本发明是为了解决这样的课题而进行的，其目的在于提供能与低功耗化相对应且实现小型化的半导体存储器。
此外，本发明的另一目的在于提供能与低功耗化相对应且实现小型化进而防止软错误的发生以便稳定地工作的半导体存储器。
按照本发明，半导体存储器具备：存储数据的存储单元；以及连接到存储单元上的字线和位线对，存储单元包含：第1倒相器，用第1驱动元件构成，第1驱动元件由第1负载元件和N沟道MOS晶体管构成；第2倒相器，与第1倒相器进行交叉连接，用第2驱动元件构成，第2驱动元件由第2负载元件和N沟道MOS晶体管构成；第1和第2存储节点，分别连接到第1和第2倒相器的输出节点上；以及第1和第2门元件，各自用其栅电极连接到字线上的P沟道MOS晶体管构成，分别将第1和第2存储节点连接到位线对的一方和另一方的位线上，在衬底表面上形成的第1驱动元件和第1门元件上以层叠方式设置了构成第1存储节点的第1金属布线，在衬底表面上形成的第2驱动元件和第2门元件上以层叠方式设置了构成第2存储节点的第2金属布线，在第1和第2金属布线的上部设置了第1和第2负载元件。
因而，按照本发明的半导体存储器，由于在存储单元的结构中用P沟道TFT或多晶硅构成的高电阻元件构成负载元件且用P沟道MOS晶体管构成存取晶体管，作成了在体晶体管上部层叠构成存储节点的埋入布线和负载元件的结构，故能与低功耗化相对应且可使存储单元大幅度地小型化。
根据结合附图而得到理解的与本发明有关的以下的详细的说明，本发明的上述和其它的目的、特征、方面和优点会变得更加明白。
【附图说明】
图1是概念性地示出本发明的半导体存储器的结构的整体框图。
图2是示出在图1中所示的存储单元阵列上以行列状配置的存储单元的结构的电路图。
图3是图2中所示的存储单元的数据读出时的SNM特性图。
图4是用N沟道MOS晶体管构成了存取晶体管时的存储单元的数据读出时的SNM特性图。
图5是示出图2中所示的存储单元的结构的平面图。
图6是示出图5中所示的存储单元的剖面VI-VI的结构的剖面图。
图7是图6中所示的A部的放大图。
图8是用N沟道MOS晶体管构成存取晶体管、用P沟道MOS晶体管构成负载元件时的存储单元的结构的平面图。
图9是示出图8中所示的存储单元的剖面IX-IX的结构的剖面图。
图10是示出图6中所示的存储单元的变例的剖面图。
图11是示出实施例2中的存储单元的结构的电路图。
图12是示出实施例3中的存储单元的结构的电路图。
图13是示出实施例4中的存储单元的结构的电路图。
【具体实施方式】
以下，一边参照附图，一边详细地说明本发明的实施例。再有，对图中同一或相当的部分标以同一符号，不重复进行其说明。
实施例1.
图1是概念性地示出本发明的半导体存储器的结构的整体框图。
参照图1，半导体存储器10具备行地址端子12、列地址端子14、控制信号端子16、数据输入输出端子18和电源端子20。此外，半导体存储器10具备行地址缓冲器22、列地址缓冲器24、控制信号缓冲器26和输入输出缓冲器28。再者，半导体存储器10具备行地址译码器30、列地址译码器32、读出放大器/写驱动器34、多路转换器35、存储单元阵列36和内部电源发生电路38。
行地址端子12和列地址端子14分别接受行地址信号X0～Xm和列地址信号Y0～Yn(m、n是自然数)。控制信号端子16接受写入控制信号/W、输出许可信号/OE和芯片选择信号/CS。
行地址缓冲器22取入行地址信号X0～Xm，发生内部行地址信号以输出给行地址译码器30。列地址缓冲器24取入列地址信号Y0～Yn，发生内部列地址信号以输出给列地址译码器32。控制信号缓冲器26取入写入控制信号/W、输出许可信号/OE和芯片选择信号/CS，将写入许可信号WE和输出许可信号OE输出给读出放大器/写驱动器34。
数据输入输出端子18是在半导体存储器10中与外部授受被读写的数据的端子，在数据写入时接受从外部输入的数据DQ0～DQi(i是自然数)，在数据读出时对外部输出DQ0～DQi。
输入输出缓冲器28在数据写入时取入并锁存数据DQ0～DQi，将内部数据IDQ0～IDQi输出给读出放大器/写驱动器34。另一方面，输入输出缓冲器28在数据读出时将从读出放大器/写驱动器34接受的内部数据IDQ0～IDQi输出给数据输入输出端子18。
电源端子20从外部接受外部电源电压ext.Vcc和接地电压ext.Vss。内部电源发生电路38从电源端子20接受外部电源电压ext.Vcc和接地电压ext.Vss，发生由规定的电位构成的电源电压Vcc，将所发生的电源电压Vcc输出给半导体存储器10的各内部电路。而且，在存储单元阵列36中包含的存储单元也根据该电源电压Vcc来工作。
在该半导体存储器10中，电源电压Vcc为1.8V，电源电压为低电压。但是，从后面的存储单元的结构的说明可知，在该半导体存储器10中，即使电源电压Vcc是这样的低电压，也不会降低构成存储单元的晶体管的阈值电压，从而存储单元稳定地工作。
行地址译码器30选择与行地址信号X0～Xm对应的存储单元阵列36上的字线。行地址译码器30对非选择的字线施加电源电压Vcc，对已被选择的字线施加接地电压GND。此外，列地址译码器32将选择与列地址信号Y0～Yn对应的存储单元阵列36上的位线对用的列选择信号输出给多路转换器35。
读出放大器/写驱动器34在数据写入时从控制信号缓冲器26接受写入许可信号WE，根据从输入输出缓冲器28接受的内部数据IDQ0～IDQi的逻辑电平，对对应于各内部数据的I/O线对的某一方的I/O线施加电源电压Vcc，对另一方的I/O线施加接地电压GND。此外，读出放大器/写驱动器34在数据读出时从控制信号缓冲器26接受输出许可信号OE，与读出数据对应地检测出/放大在I/O线对上发生的微小的电压变化，判定读出数据的逻辑电平，将读出数据输出给输入输出缓冲器28。
多路转换器35根据从列地址译码器32接受的列选择信号，将对应的位线对与I/O线对连接。
存储单元阵列36是以行列状配置了多个存储单元的存储元件组，分别经对应于各行的多条字线与行地址译码器30连接，另外，分别经对应于各列的多个位线对与多路转换器35连接。
在该半导体存储器10中，在数据写入时，利用行地址译码器30对与行地址信号X0～Xm对应的字线施加接地电压GND，利用列地址译码器32选择与列地址信号Y0～Yn对应的位线对，利用多路转换器35将其与I/O线对连接。而且，读出放大器/写驱动器34对I/O线对写入从输入输出缓冲器28接受的内部数据IDQ0～IDQi，由此，对由行地址信号X0～Xm和列地址信号Y0～Yn选择的存储单元写入内部数据IDQ0～IDQi。
另一方面，在数据读出时，在将各位线对预充电到电源电压Vcc后，利用列地址译码器32选择与列地址信号Y0～Yn对应的位线对，利用多路转换器35将已被选择的位线对与I/O线对连接。而且，如果利用行地址译码器30对与行地址信号X0～Xm对应的字线施加接地电压GND，则从已被选择的存储单元在位线对和I/O线对上读出数据。
然后，读出放大器/写驱动器34与读出数据对应地检测出/放大在I/O线对上发生的微小的电压变化，将读出数据输出给输入输出缓冲器28。由此，从由行地址信号X0～Xm和列地址信号Y0～Yn选择了的存储单元读出内部数据IDQ0～IDQi。
图2是示出在图1中所示的存储单元阵列36上以行列状配置的存储单元的结构的电路图。
参照图2，存储单元100具备：N沟道MOS晶体管102、104；P沟道MOS晶体管106、108；P沟道TFT110、112；以及存储节点114、116。
P沟道TFT110被连接在施加电源电压Vcc的电源节点118与存储节点114之间，其栅连接到存储节点116上。P沟道TFT112被连接在电源节点118与存储节点116之间，其栅连接到存储节点114上。
P沟道TFT110、112是由多晶硅构成的具备开关功能的电阻元件，是具有T(「T」表示1012)Ω数量级的关断电阻和G(「G」表示109)Ω数量级的导通电阻的高电阻元件。
N沟道MOS晶体管102被连接在存储节点114与被施加接地电压GND的接地节点120之间，其栅连接到存储节点116上。N沟道MOS晶体管104被连接在存储节点116与接地节点120之间，其栅连接到存储节点114上。
N沟道MOS晶体管102、104分别是抽出存储节点114、116的电荷的驱动晶体管。再有，N沟道MOS晶体管102、104分别构成「第1驱动元件」和「第2驱动元件」。
P沟道TFT110和N沟道MOS晶体管102以及P沟道TFT112和N沟道MOS晶体管104分别构成倒相器，通过该2个倒相器的交叉连接，构成了触发器。由此，在存储节点114、116中在双稳态下锁存互补的数据，在存储单元100中存储数据。
P沟道MOS晶体管106被连接在位线122与存储节点114之间，其栅连接到字线126上。P沟道MOS晶体管108被连接在与位线122互补的位线124与存储节点116之间，其栅连接到字线126上。
P沟道MOS晶体管106、108是在对字线126施加接地电压GND时将存储单元100连接到位线对122、124上的存取晶体管。再有，P沟道MOS晶体管106、108分别构成「第1门元件」和「第2门元件」。
其次，说明读存储单元100的工作。
(1)读出工作
说明在对存储单元100写入了数据“1”的情况，即存储节点114、116的电位分别相当于“H(逻辑高)电平”、“L(逻辑低)电平”的电位的情况的读出工作。
在读出工作之前，将位线122、124预充电到电源电压Vcc。其后，如果选择字线126并对字线126施加接地电压GND，则作为存取晶体管的P沟道MOS晶体管106、108导通。如果这样做，则电荷从位线124经P沟道MOS晶体管108流入到存储节点116，该流入的电荷经N沟道MOS晶体管104放电。由此，在位线124上产生电位变化，通过利用未图示的读出放大器检测出该变化，读出存储单元100的存储数据“1”。
在此，在该存储单元100中，负载元件由P沟道TFT110、112构成，TFT的电流驱动能力比体晶体管差得很多。因而，在数据读出工作中，负载元件几乎不发挥其功能，在存储单元100的工作特性中，由用存取晶体管和驱动晶体管构成的CMOS倒相器的特性起支配地位。
图3是图2中所示的存储单元100的数据读出时的SNM特性图。
参照图3，横轴和纵轴分别表示存储节点114、116的电压，点S1、S2表示稳定点。曲线C1表示由作为存取晶体管的P沟道MOS晶体管108和作为驱动晶体管的N沟道MOS晶体管104构成的倒相器的转移特性，曲线C2表示由作为存取晶体管的P沟道MOS晶体管106和作为驱动晶体管的N沟道MOS晶体管102构成的倒相器的转移特性。
由于该存储单元100的存取晶体管由P沟道MOS晶体管构成，故在数据读出时由存取晶体管和驱动晶体管构成CMOS倒相器。因而，即使电源电压Vcc是低电压，如图3中所示，也充分地确保了SNM(在曲线C1、C2内部形成的圆的大小表示容限)，实现了稳定的数据读出工作。
另一方面，图4是用N沟道MOS晶体管构成了存取晶体管时的存储单元的数据读出时的SNM特性图。
参照图4，横轴和纵轴分别表示存储节点114、116的电压，点S3、S4表示稳定点。曲线C3、C4表示由存取晶体管和驱动晶体管构成的各倒相器的转移特性。在该存储单元中，在数据读出时，由存取晶体管和驱动晶体管构成E-E倒相器。而且，在数据读出时的该存储单元的工作特性中，该E-E倒相器的工作特性起支配地位。
因而，如图中所示，稳定点S3、S4成为比电源电压Vcc低了N沟道MOS晶体管的阈值电压Vth的值，特别是，如果电源电压Vcc成为低电压，则SNM容限极端小，不能实现稳定的数据读出工作。
再有，在上述的例子中，说明了在存储单元100中存储了数据“ 1”的情况，但关于存储了数据“0”的情况也可同样地考虑。
(2)写入工作
再次参照图2，说明在对存储单元100写入了数据“ 0”的情况，即，使存储节点114、116的电位分别为相当于“L电平”、“H电平”的电位的情况。
利用字线驱动器(未图示)对字线126施加接地电压GND，在P沟道MOS晶体管106、108导通了的状态下，如果利用读出放大器/写驱动器34(未图示)对位线122、124施加接地电压GND和电源电压Vcc，电荷从位线124经P沟道MOS晶体管108供给存储节点116。另一方面，电荷从存储节点114经P沟道MOS晶体管106对位线122放电，用P沟道TFT110、112和N沟道MOS晶体管102、104构成的触发器的状态被设定。
再有，在上述的例子中，说明了在存储单元100中写入数据“0”的情况，但关于写入数据“1”的情况也可同样地考虑。
其次，说明图2中示出的存储单元100的结构。在作为体晶体管的N沟道MOS晶体管102、104和P沟道MOS晶体管106、108的上部形成构成负载元件的P沟道TFT110、112。由此，在该存储单元100中，在实现低电压化的同时，也实现了小型化。
图5是示出图2中所示的存储单元100的结构的平面图。
参照图5，存储单元100包含：用虚线示出的杂质区202～216；栅电极218；L字形的栅电极220、222；埋入布线224～230；用实线示出的位线接点部232、234；用实线示出的连接开口部236、238；以及用单点点划线示出的TFT栅部240、242。再有，如在后面的剖面图中说明的那样，在TFT栅部240与埋入布线224之间形成构成TFT的多晶硅膜(源/漏部)，但因用附图进行的说明的缘故，省略了该记载。
杂质区202、210分别连接到位线接点部232、234上。杂质区204、206连接到埋入布线224上，杂质区212、214连接到埋入布线226上。此外，杂质区208、216分别连接到埋入布线228、230上。
如后述那样，埋入布线224、226用耐形成多晶硅膜时的高温处理的高熔点的金属来构成。而且，埋入布线224经连接开口部236连接到未图示的P沟道TFT110上，进而，连接到构成P沟道TFT112的栅的TFT栅部242上。此外，埋入布线226经连接开口部238连接到来图示的P沟道TFT112上，进而，连接到构成P沟道TFT110的栅的TFT栅部240上。在形成包含TFT栅部240、242的P沟道TFT110、112的层的上部，分别形成了连接到位线接点部232、234上的未图示的位线122、124。
再有，连接开口部236、238构成「第1连接部」、「第2连接部」。
作为埋入布线224与栅电极222的重叠部分的区域244是导电性地连接了埋入布线224与栅电极222的部分。即，在用绝缘体覆盖了栅电极的周围时，在区域244中，除去了栅电极222的周围的绝缘体，埋入布线224直接接合到栅电极222上。同样，作为埋入布线226与栅电极220的重叠部分的区域246是导电性地连接了埋入布线226与栅电极220的部分。
此外，利用在栅电极218、220的周围设置的绝缘体对埋入布线224与栅电极218、220进行了绝缘。再者，利用在栅电极218、222的周围设置的绝缘体对埋入布线226与栅电极218、222进行了绝缘。该埋入布线224、226分别构成存储节点114、116。
杂质区202、204、210、212是在半导体衬底上形成的N型阱内设置的P型的杂质区。杂质区202、204和栅电极218构成作为存取晶体管的P沟道MOS晶体管106。杂质区210、212和栅电极218构成作为存取晶体管的P沟道MOS晶体管108。
杂质区206、208、214、216是在半导体衬底上形成的P型阱内设置的N型的杂质区。杂质区206、208和栅电极220构成作为驱动晶体管的N沟道MOS晶体管102。杂质区214、216和栅电极222构成作为驱动晶体管的N沟道MOS晶体管104。
再有，用单点点划线示出的区域A1表示该存储单元100的面积。
图6是示出图5中示出的存储单元100的剖面VI-VI的结构的剖面图。
参照图6，在半导体衬底252上设置N型阱254和P型阱256。在N型阱254内设置杂质区202、204，在P型阱256内设置杂质区206。场氧化膜258、259对在N型阱254和P型阱256上形成的各元件进行绝缘隔离。
在杂质区202、204之间形成的沟道形成区的上部隔着栅氧化膜260设置栅电极218。此外，在场氧化膜258、259的上部分别设置栅电极220、222。栅电极218～222例如由能耐高温工艺的多晶硅或硅化钨(WSi)等构成。
而且，栅电极218、220分别被绝缘体261、262覆盖其周围，栅电极222除了接合到埋入布线224上的部分外，被绝缘体264覆盖其周围。在此，该栅电极222与埋入布线224接合的部分相当于图5中示出的区域244。
在杂质区204、被绝缘体262覆盖了的栅电极220、杂质区206和栅电极222的上部设置构成存储节点114的埋入布线224。更具体地说，在各杂质区和各栅电极的上部淀积由比绝缘体262、264高的厚的膜厚构成的绝缘体266，在绝缘体266中设置形成埋入布线224用的槽。而且，在该槽中埋入导电性的金属。
在此，构成埋入布线224的金属由其电阻比上述的栅电极材料的电阻低且在埋入布线224的上部形成后述的多晶硅膜270时不产生热经历的高熔点的金属来构成。
之所以使用金属作为埋入布线224，是为了导电性地连接极性不同的晶体管。此外，之所以设置与埋入布线224相当的厚度，是为了将埋入布线224中的布线电阻抑制得较低以抑制电压降。
此外，之所以使用高熔点的金属作为埋入布线224，是基于以下的原因。在埋入布线224的上部经层间绝缘膜268形成多晶硅膜270。在此，一般利用减压CVD(化学气相淀积)法来进行多晶硅膜270的形成。在该工艺中，例如进行约600℃的高温处理，故必须使用相对于该处理温度具有耐热性的高熔点的金属作为埋入布线224。
作为在埋入布线224中使用的低电阻且高熔点的金属，例如钨等是合适的。
经层间绝缘膜268在埋入布线224的上部形成的多晶硅膜270经连接开口部236连接到埋入布线224上。而且，在多晶硅膜270的上部隔着绝缘膜设置TFT栅部240，利用多晶硅膜270和TFT栅部240构成P沟道TFT110。
在多晶硅膜270和TFT栅部240的上部隔着层间绝缘膜274设置构成位线122的金属布线276，金属布线276经位线接点部272、232与杂质区202连接。再有，用绝缘体266构成与埋入布线224和位线接点部232为同一层的其它的部分。
这样，在该存储单元100中，由于作成了在阱上形成的体晶体管的上部设置构成存储节点的埋入布线层并进而在其上部层叠作为负载元件的P沟道TFT的结构，故存储单元100的平面的占有面积(图5中示出的区域A1)被缩小了。
图7是图6中所示的A部的放大图。
参照图7，在埋入布线224与杂质区206的接点部中，在杂质区206的上部按顺序层叠第1硅合金层278、第2硅合金层280和阻挡金属层282，在阻挡金属层282的上部设置埋入布线224。
第1硅合金层278是为了防止因合金尖峰引起的接合不良而设置的。在此，所谓合金尖峰，是金属侵入杂质区206中，杂质区206因该已侵入的金属到达P型阱256而与P型阱256短路的现象，合金尖峰的发生引起杂质区206与P型阱256的接合不良。此外，第1硅合金层278由其耐热性比在上部设置的后述的第2硅合金层280的耐热性良好的、在杂质区206中的扩散系数比第2硅合金层280小的硅合金构成。该第1硅合金层278例如由硅化钴(CoSi)或硅化镍(NiSi)等构成。
第2硅合金层280由埋入布线224与杂质区206的接点部中的形成欧姆接点的欧姆接点材料构成，例如，由硅化钛(TiSi)等构成。在此，所谓欧姆接点，指的是使金属与半导体接触时的接触电阻减少到不至影响器件性能的水平的连接。
阻挡金属层282是为了在埋入布线224的形成时保护下层的第2硅合金层280和/或第1硅合金层278而设置的，例如，由氮化钛(TiN)等构成。
再有，在上述中，第1硅合金层278构成「第1势垒层」，第2硅合金层280构成「连接层」，阻挡金属层282构成「第2势垒层」。
在此，之所以在第2硅合金层280的下部再设置第1硅合金层278是基于以下的原因。由于在现有的高电阻负载型存储单元和P沟道TFT负载型存储单元中在半导体衬底中形成的多个体晶体管都是N型的，在这些体晶体管的连接中没有必要使用上述那样的金属，可进行用N型多晶硅等进行的连接。
此外，在现有的CMOS型存储单元中，由于在半导体衬底中形成极性不同的P型和N型的体晶体管，故在这些体晶体管的连接中金属是必要的。但是，在CMOS型存储单元中，由于构成存储单元的晶体管都在半导体衬底中被形成，故没有必要在上部形成被高温处理的多晶硅层。
另一方面，在该实施例1中，在半导体衬底中形成极性不同的P型和N型的体晶体管，在上部形成连接这些体晶体管的金属(埋入布线224)，进而在其上部形成被高温处理的多晶硅层270。因而，在该实施例1中，在防止合金尖峰的发生且要求形成对于高温处理具有耐热性的接点部时，在具有欧姆接点材料的功能的第2硅合金层280与杂质区206之间设置了在杂质区206中的扩散系数比第2硅合金层280小并在耐热性方面良好的第1硅合金层278。
再次参照图6，对绝缘体266和通过在其中设置的槽内填埋金属而形成的埋入布线224的上表面进行平坦加工。具体地说，例如利用CMP(化学机械研磨)法或深刻蚀法将绝缘体266和埋入布线224的上表面加工成没有凹凸的平面。在此，所谓CMP法，是使用加入了研磨剂的化学药品并用砂轮研磨对象面的方法。此外，所谓深刻蚀法，是利用抗蚀剂膜的粘性对表面进行了平坦化后从上部起进行整个面刻蚀的方法。
之所以对多晶硅膜270的基底层、即由埋入布线224和绝缘体266构成的层的上表面进行平坦化，是因为由多晶硅膜270构成的P沟道TFT的电特性受到基底层表面的平坦性的很大的影响的缘故。而且，在该已被进行平坦加工的面的上部隔着层间绝缘膜268形成多晶硅膜270。因而，按照该实施例1，P沟道TFT的电特性是稳定的。
此外，由于与由埋入布线224和绝缘体266构成的基底层并行地设置多晶硅膜270，故既维持了由多晶硅膜270构成的P沟道TFT的电特性，又提高了将多晶硅膜270与埋入布线224连接的接点部236的布局图形的自由度。
再有，虽然未图示，但即使在图6中的埋入布线224与杂质区204的接点部和位线接点部232与杂质区202的接点部中，也与图7中所示的埋入布线224与杂质区206的接点部同样，设置第1硅合金层278、第2硅合金层280和阻挡金属层282。
此外，利用与埋入布线224相同的金属构成图5中所示的另一条埋入布线226，关于埋入布线226与杂质区的接点部的结构和埋入布线226的上表面的平坦性，也分别与图7和图6中所示的结构相同。
另一方面，图8是用N沟道MOS晶体管构成存取晶体管、用P沟道MOS晶体管构成负载元件时的存储单元的结构的平面图。
参照图8，该存储单元包含：用虚线示出的杂质区302～317；栅电极318；T字形的栅电极320；L字形的栅电极322；埋入布线324～330；以及用实线示出的位线接点部332、334。在这些部分的上部形成了连接到位线接点部332、334上的未图示的位线对。
杂质区302、310分别连接到位线接点部332、334上。杂质区304、306、307连接到埋入布线324上，杂质区312、314、315连接到埋入布线326上。再者，埋入布线328、330被分别连接到杂质区309、317上。
作为埋入布线324与栅电极322的重叠部分的区域336是导电性地连接了埋入布线324与栅电极322的部分。即，在用绝缘体覆盖了栅电极的周围时，在区域336中，除去了栅电极322的周围的绝缘体，埋入布线324直接接合到栅电极322上。同样，作为埋入布线326与栅电极320的重叠部分的区域338是导电性地连接了埋入布线326与栅电极320的部分。
此外，利用在栅电极318、320的周围设置的绝缘体对埋入布线324与栅电极318、320进行了绝缘。再者，利用在栅电极318、322的周围设置的绝缘体对埋入布线326与栅电极318、322进行了绝缘。该埋入布线324、326构成该存储单元中的存储节点。
杂质区302～306、308、310～314、316是在半导体衬底上形成的P型阱内设置的N型的杂质区。杂质区302、304和栅电极318以及杂质区310、312和栅电极318构成作为存取晶体管的N沟道MOS晶体管。此外，杂质区306、308和栅电极320以及杂质区314、316和栅电极322分别构成作为驱动晶体管的N沟道MOS晶体管。
杂质区307、309、315、317是在半导体衬底上形成的N型阱内设置的P型的杂质区。杂质区307、309和栅电极320以及杂质区315、317和栅电极322分别构成作为负载元件的P沟道MOS晶体管。
再有，用单点点划线示出的区域A2表示该存储单元的面积。
图9是示出图8中所示的存储单元的剖面IX-IX的结构的剖面图。
参照图9，在半导体衬底352上设置P型阱354和N型阱356。在P型阱354内设置杂质区302～306，在N型阱356内设置杂质区307。场氧化膜358～360对在P型阱354和N型阱356上形成的各元件进行绝缘隔离。
在杂质区302、304之间形成的沟道形成区的上部隔着栅氧化膜361设置栅电极318。此外，在场氧化膜359、360的上部分别设置栅电极320、322。分别用绝缘体361、362覆盖栅电极318、320的周围，除了与埋入布线324连接的部分外，用绝缘体364覆盖栅电极322的周围。在此，该栅电极322与埋入布线324接合的部分相当于图8中所示的区域336。
在杂质区304、场氧化膜358、杂质区306、被绝缘体363覆盖了的栅电极320、杂质区307和栅电极322的上部设置构成存储节点的埋入布线324。而且，在埋入布线324的更上部隔着层间绝缘膜370设置构成位线的金属布线372，金属布线372经位线接点部368、332与杂质区302连接。再有，用绝缘体366构成与埋入布线324和位线接点部332为同一层的其它的部分。
再次参照图5和图8，如果比较表示两存储单元的面积的区域A1、A2，则区域A1的面积为区域A2的面积的约0.6。即，本发明中的存储单元100由于上述的层叠结构的缘故，与用P沟道MOS晶体管构成负载元件的存储单元相比，面积削减了约4成。
实施例1的变例.
图10是示出图6中所示的存储单元的变例的剖面图。
参照图10，该存储单元在图6中示出的存储单元100的结构中具备多晶硅膜270A来代替多晶硅膜270，具备另一条埋入布线284来代替连接开口部236。
埋入布线284将多晶硅膜270A与埋入布线224导电性地连接。该埋入布线284也与埋入布线224同样，由能耐受形成多晶硅膜270时的热经历的高熔点的金属来构成，例如由钨等构成。
在该实施例1的变例中，没有必要为了构成接点部而在多晶硅膜中设置凹陷。因而，能以更好的精度使多晶硅膜270A变得均匀，可使由多晶硅膜270A构成的P沟道TFT的电特性更稳定。
如上所述，按照实施例1或其变例的半导体存储器10，由于作成了分别用P沟道TFT和P沟道MOS晶体管构成负载元件和存取晶体管、在体晶体管的上部层叠构成存储节点的埋入布线和构成负载元件的P沟道TFT的结构，故可与低电压化相对应，而且可大幅度地使存储单元100小型化。
此外，按照该半导体存储器10，由于用高熔点的金属以埋入布线的方式形成存储节点，故可将晶体管间的电阻抑制得较低以抑制电压降，同时在埋入布线中不产生因在其上部形成多晶硅膜时的高温处理引起的热经历。
此外，按照该半导体存储器10，由于在具有欧姆接点材料的功能的第2硅合金层与杂质区之间设置了在耐热性方面良好的第1硅合金层，故即使在形成多晶硅膜时进行了高温处理，也可防止合金尖峰的发生。
此外，按照该半导体存储器10，由于对多晶硅膜的基底层的上表面进行了平坦化，故由该多晶硅膜构成的P沟道TFT的电特性变得稳定，进而提高了连接多晶硅膜与埋入布线的接点部的布局图形的自由度。
实施例2.
在实施例2中，在实施例1或其变例中的存储单元中，在存储节点上设置电容器。由此来增加存储节点的电容，以提高抗软错误的性能。其结果是，存储单元的工作变得稳定。
由于实施例2的半导体存储器的整体结构与图1中示出的半导体存储器10的结构相同，故不重复其说明。
图11是示出实施例2中的存储单元的结构的电路图。
参照图11，存储单元100A在实施例1中的存储单元100的结构中还具备电容器128、130和恒定电位节点132。电容器128连接在存储节点114与恒定电位节点132之间。电容器130连接在存储节点116与恒定电位节点132之间。存储单元100A的其它的电路结构与存储单元100的结构相同。
该电容器128、130在衬底的上部以层叠方式被形成，经接触孔分别与构成存储节点114、116的埋入布线连接。由此，可在不增加构成存储节点114、116的埋入布线的面积的情况下增加存储节点114、116的电容。即，通过设置电容器128、130，可在与存储单元100相比不增加面积的情况下提高存储单元100A的抗软错误的性能，可使存储单元100A的工作变得稳定。
如上所述，按照实施例2的半导体存储器，由于可在存储节点上连接电容器以增加存储节点的电容，作为对抗伴随装置的小型化的软错误的措施，故可与低电压化相适应，而且可实现小型化，进而工作也变得稳定。
实施例3.
在实施例3中，在实施例1或其变例中的存储单元中，用由多晶硅构成的电阻值高的电阻元件构成负载元件。
由于实施例3的半导体存储器的整体结构与图1中示出的半导体存储器的结构相同，故不重复其说明。
图12是示出实施例3中的存储单元的结构的电路图。
参照图12，存储单元100B在实施例1中的存储单元100的结构中分别具备由多晶硅构成的高电阻元件134、136以代替P沟道TFT110、112。存储单元100B的其它的电路结构与存储单元100的结构相同。
该由多晶硅构成的高电阻元件134、136也与存储单元100中的P沟道TFT110、112同样，通过在构成存储节点114、116的埋入布线的上部经层间绝缘膜层叠多晶硅膜来形成。因而，该存储单元100B也由与实施例1中的存储单元100为同等程度的面积构成，与图8中所示的存储单元相比，面积约削减4成。
再有，电阻元件134、136的电阻值的范围由作为驱动晶体管的N沟道MOS晶体管102、104的漏泄电流或安装该存储单元100B的半导体存储器的存储器容量和备用电流(备用期间中的消耗电流)的规格等来决定。
如上所述，按照实施例3的半导体存储器，也能得到与实施例1的半导体存储器同样的效果。
实施例4.
在实施例4中，在实施例3中的存储单元中，在存储节点上设置电容器。
由于实施例4的半导体存储器的整体结构与图1中示出的半导体存储器的结构相同，故不重复其说明。
图13是示出实施例4中的存储单元的结构的电路图。
参照图13，存储单元100C在实施例3中的存储单元100B的结构中还具备电容器128、130和恒定电位节点132。关于电容器128、130，由于在实施例2中已说明了，故不重复其说明。此外，由于存储单元100C的其它的电路结构也与存储单元100B的结构相同，故不重复其说明。
在该实施例4中，也与实施例2同样，电容器128、130在衬底的上部以层叠方式被形成，经接触孔分别与构成存储节点114、116的埋入布线连接。由此，可在不增加构成存储节点114、116的埋入布线的面积的情况下增加存储节点114、116的电容，提高了存储单元100C的抗软错误的性能。
如上所述，按照实施例4的半导体存储器，也能得到与实施例2的半导体存储器同样的效果。
再有，在上述的实施例中，将内部电源发生电路38发生的电源电压Vcc定为1.8V，但电源电压Vcc不限于该大小。而且，特别是在电源电压Vcc比3V低的低电压环境下，本发明的半导体存储器可发挥其效果。
此外，在上述的实施例中，假定半导体存储器10具备接受外部电源电压ext.Vcc和接地电压ext.Vss而发生低电位的电源电压Vcc的内部电源发生电路38，但也可不具备内部电源发生电路38，而是从外部接受低电位的电压并将其直接作为电源电压Vcc来使用。
再者，在上述实施例2、4中，通过分别将电容器128、130连接到存储节点114、116上来使存储节点114、116的电容增加，但如果可在结构上加厚构成存储节点114、116的埋入布线的层，则也可不设置电容器128、130，通过增加埋入布线层的厚度来使存储节点114、116的电容增加。此时，与实施例1中的存储单元100相比也不增加面积，可提高存储单元的抗软错误的性能，可使存储单元的工作变得稳定。
以上，详细地说明并示出了本发明，但这些说明始终是例示性的，而不是限定性的，应清楚地理解本发明的宗旨和范围只由后附的权利要求书来限定。