电子装置的省电控制电路及其省电方法 【技术领域】
本发明涉及一种省电控制电路及方法，尤其涉及一种电子装置的省电控制电路及方法。
背景技术
图1是示出公知的电子装置(例如集成电路或特殊用途集成电路)的电源控制结构的图。请参照图1，公知的电子装置内具有电源控制电路101，其接收一个数字时钟信号DCLK以控制时钟产生电路103，来产生时钟信号CLK1、CLK2、CLK3、CLK4至电子装置内的各个总成(例如数字电路)105、107、109、111。当公知的电子装置进入待机(Stand-by)状态或睡眠(Sleep)状态等省电状态时，电源控制电路101会控制时钟产生电路103逐一停止输出时钟信号CLK1、CLK2、CLK3、CLK4，以暂时使得总成105、107、109、111电源关闭(Power Down)来达到省电的目的。
但是，公知的电源控制电路有个缺点，就是当电子装置进入待机或睡眠状态等的省电模式时，只能将各个控制各总成的时钟信号关闭，但是因为要接收外部事件却不能将电源控制电路101的电源关闭，也不能停止产生数字时钟信号DCLK。因此，电流的消耗不能进一步减少。
特别是，公知的电子装置，往往在电路(数字或模拟)等之外还有内存，用以辅助各总成的运行。但是，只有静态随机存取存储器等本身具有电源关闭的设计，可以自己把自己给关闭；而诸如快闪只读存储器等，则没有这样的设计可以自行关闭，而一定需要外界的电路等来控制其运行或关闭。因此，电子装置的电源控制还必须要为内存等特别设计一套电路，而不能用图1所示的控制各个接收时钟信号的总成的电路，不只增加成本而且流程复杂。
【发明内容】
因此，本发明提供一种电子装置，在进入省电模式的状态时，几乎可以将此电子装置视为电源关闭的状态。除此之外，可以用关闭各总成地电路来关闭内存，而不需要特别为内存准备一套电路。
本发明提供一种电子装置的省电控制电路，此电子装置内具有数字电路，而此省电控制电路包括电源控制电路、振荡器、时钟产生器、和多任务致能模块。在此，电源控制电路不通过时钟信号来运行，并且会分别产生振荡电源信号、时钟电源信号和数字电源信号至振荡器、时钟产生器和多任务致能模块，来控制其运行或关闭。其中，振荡器和时钟产生器依据振荡电源信号和时钟电源信号来决定是否要电源关闭，此外，振荡器会产生振荡时钟信号至时钟产生器，然后时钟产生器再依据振荡时钟信号来产生工作时钟信号。另外，多任务致能模块依据一个选择信号来选择工作时钟信号或是振荡时钟信号来产生数字时钟信号，并依据数字电源信号来决定是否将数字时钟信号输出至数字电路；而电源控制电路利用外部信号产生电源开启(wake up)。除此之外，还可将数字电路中不能在关闭时钟时停止运行的部份独立成为连接到振荡器以接收振荡时钟信号的保留电路；并且，电源控制电路还可以将振荡电源信号、时钟电源信号和数字电源信号三者其中的至少一个传送到与此数字电路一起运行的内存(如快闪只读存储器)，以控制内存(如快闪只读存储器)是要运行或是要关闭。在此，多任务致能模块可以由多路转换器(Multiplexer)和与门形成。
本发明提供另一种电子装置的省电控制电路，此电子装置内具有数字电路，而本发明的省电控制电路则包括了振荡器、时钟产生器、分频器和多路转换器。其中，振荡器产生振荡时钟信号至分频器和时钟产生器。时钟产生器依据振荡时钟信号来产生工作时钟信号，而分频器则将接收到的振荡时钟信号的频率除以N(正整数)以产生分频时钟信号。另外，多路转换器会依据选择信号来选择振荡时钟信号、工作时钟信号和分频时钟信号三者其中之一，来产生数字时钟信号至数字电路。并且，还可以自多路转换器或数字电路信号传送信号到与此数字电路一起运行的内存(如快闪只读存储器)，以控制内存(如快闪只读存储器)是要运行或是要关闭。
本发明也提供一种电子装置的省电方法。此电子装置具有接收数字时钟来正常运行的数字电路，并且在正常状态下，电子装置内会选择工作时钟信号来产生数字时钟信号。本省电方法至少包括下列步骤：以振荡时钟信号代替工作时钟信号来产生数字时钟信号，且工作时钟信号的频率大于振荡时钟信号的频率；致能时钟电源信号来停止产生工作时钟信号，然后再致能数字电源信号来停止产生数字时钟信号。而当有外部事件发生的时候，便致能恢复振荡时钟信号等，使得电子装置恢复正常状态。在此，还可以将致能用信号传送到与数字电路一起运行的内存，以在停止产生数字时钟信号的时候，一并将内存的电源关闭。并且，还可以先将数字电路中需要持续接收数字时钟信号来正常工作的部份，自数字电路独立出来成为保留电路；再只关闭数字时钟信号而不关闭振荡时钟信号，使得数字电路被关闭但保留电路仍正常工作。
本发明还提供一种电子装置的省电方法，此电子装置具有接收数字时钟来正常运行的数字电路，并且在正常状态下，电子装置内会选择工作时钟信号来产生数字时钟信号。本省电方法至少包括下列步骤：先将振荡时钟信号的频率除以N(正整数)用来产生分频时钟信号，在此振荡时钟信号的频率小于工作时钟信号的频率；再依据电子装置的状态，选择工作时钟信号或是分频时钟信号来产生数字时钟信号，以供数字电路使用。而当有外部事件发生，便恢复振荡时钟信号，使得电子装置恢复正常状态。当然，当电子装置具有内存(如快闪只读存储器)，还可以依据分频时钟信号的产生，传送信号到内存以关闭其电源。
简言之，本发明使用不依照时钟信号来运行的电源控制电路，因此在电子装置进入省电模式时，可以停止产生数字时钟信号以便节省更多的电力。另外在电子装置无法关闭以进入省电模式的部份上，例如动态随机存取存储器(DRAM)刷新(Refresh)的动作，可以用一个保留电路或是直接用数字电路接收一个频率较低的时钟信号来运行，同样可以节省电力。并且，在电子装置在进入省电模式时，可以直接利用关闭数字电路的信号来将内存的电源关闭，进而可以用较便捷的方式来提升省电效率。
【附图说明】
图1是示出公知的光驱的电源控制结构的图。
图2是示出依照本发明的一优选实施例的电子装置的省电控制电路的方块图。
图3A是示出依照本发明的一优选实施例的电子装置的省电方法的流程图。
图3B是示出补充本发明的一优选实施例的电子装置的省电方法的流程图。
图3C是示出本发明的一优选实施例的电子装置由省电模式恢复为正常模式的方法的流程图。
图3D是示出本发明的一优选实施例的另一种电子装置由省电模式恢复为正常模式的方法的流程图。
图4A是示出依照本发明另一实施例的电子装置的省电控制电路的方块图。
图4B是示出依照本发明另一实施例的微程序模块的方块图。
图5A是示出依照本发明另一实施例的电子装置的省电方法的流程图。
图5B是示出依照本发明另一实施例的电子装置由待机模式恢复为正常模式的方法的流程图。
图6A是示出依照本发明的一优选实施例的光驱省电控制电路的时序图。
图6B是示出依照本发明的一优选实施例的另一种光驱省电控制电路的时序图。
图6C是示出依照本发明另一实施例的电子装置省电控制电路的时序图。
附图标号说明
21、41：反相器
101、201：电源控制电路
103：时钟产生电路
105、107、109、111：总成
203、401：振荡器
205、403：时钟产生器
207：保留电路
210：多任务致能模块
212、407：多路转换器
214、422：与门
221、409：数字电路
223、411：快闪只读存储器
405：分频器
420：微程序模块
421：微程序控制单元
S301、S303、S305、S307、S510、S520、S522、S524、S526、S528、S532、S530：电子装置的省电方法
S311、S313、S315、S317：电子装置的省电方法
S321、S323、S325、S327、S331、S333、S335、S337：电子装置由省电模式恢复为正常模式的方法
S541、S543、S545：电子装置由待机模式恢复为正常模式的方法
【具体实施方式】
为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举一些优选实施例，并配合附图，作详细说明如下。
图2是示出依照本发明一优选实施例的电子装置的省电控制电路的方块图。请参照图2，电源控制电路201输出信号至振荡器(OSC)203与时钟产生器205。并且，当电子装置具有快闪只读存储器223，还可以输出信号到快闪只读存储器223(例如输出到其芯片选择(Chip Select)端CS)；电源控制电路201还可以输出信号(例如通过反相器21)至多任务致能模块210。此外，振荡器203还可以耦接至保留电路207。在此，保留电路207耦接至数字电路221，用以将数字电路221中不能停止运行的部分分离至保留电路207。并且，电源控制电路201还会接收电子装置的外部事件，进而唤醒已经进入省电状态的电子装置。
请继续参照图2，本发明所提供的电子装置在正常状态下，振荡器203产生振荡时钟信号CLK1给时钟产生器205和多任务致能模块210。时钟产生器205会依据振荡时钟信号CLK1而产生工作时钟信号CLK2给多任务致能模块210。此时，多任务致能模块210会依据电源控制电路201所输出的数字电源信号V1，来输出数字时钟信号DCLK给数字电路221，而数字时钟电路221就是接收数字时钟信号DCLK来运行。在本实施例中，多任务致能模块210可以是由多路转换器212和与门214所组成。多路转换器212依据选择信号SEL，来选择使用振荡时钟信号CLK1或是工作时钟信号CLK2以产生输出时钟信号CLK3给与门214。与门214则是依据电源控制电路201所输出的数字电源信号V1是否被致能，来决定是否输出数字时钟信号DCLK给数字电路221。
在本实施例中，当电子装置进入例如待机模式或是睡眠模式等省电模式时，多路转换器212会选择振荡器203所产生的振荡时钟信号CLK1，来产生输出振荡信号CLK3。此时，电源控制电路201致能时钟电源信号V2使得时钟产生器205电源关闭，因而停止产生工作时钟信号CLK2。接着，电源控制电路201会致能数字电源信号V1，使得与门214被禁能而无法输出数字时钟信号DCLK，而数字电路221因为没有数字时钟信号DCLK的供给因而电源关闭。此时，若是数字电路221内有一些功能例如动态内存的刷新是持续需要时钟信号来正常工作时，则保留电路207会将这些功能的电路分离出来(当然也可以是复制出来，只是这部份电路会重复)，并且接收振荡器203所产生的振荡时钟信号CLK1来正常运行(此时便不能把振荡器203也关掉)。另外，在本实施例中，当电源控制电路201致能数字电源信号V1的时候，同时可以禁能快闪只读存储器223的芯片选择端CS，使得快闪只读存储器223的电源关闭。
此外，若是数字电路221中所有的功能都可以进入省电模式，而使得数字电路221能够完全将电源关闭时，电源控制电路201致能振荡电源信号V3，以将振荡器203的电源关闭，以致于停止产生振荡时钟信号CLK1。
在本实施例中，当有外部事件发生时，由不需时钟的电源控制电路201接收唤醒事件，例如使用者按下电子装置的某按键或是外部装置需要数据交换等等，进而控制振荡器(OSC)203与时钟产生器205等，以使得电子装置恢复正常运行。
在本实施例中，电源控制电路201不需要通过任何时钟信号来运行。因此在本实施例中，当电子装置进入省电模式时，若有需要使用保留电路207运行时，也只有振荡时钟CLK1被产生。而振荡时钟信号CLK1的频率，远比工作时钟信号CLK2和数字时钟信号DCLK的频率还低，因此较不消耗电力。而若是数字电路221可以完全将电源关闭时，连振荡时钟信号CLK1都可以停止产生。此时，只有保留电路207在运行，使得消耗的电力会更低。另外，电子装置中的快闪只读存储器223消耗的电力非常可观，在本实施例中，当电子装置进入省电模式时，可以将振荡电源信号、时钟电源信号和数字电源信号三者其中的至少一个传输到快闪只读存储器223以关闭快闪只读存储器223，因此可以节省更多电力。特别是，本实施例使用电源控制电路201控制振荡器(OSC)203或时钟产生器205等的信号来关闭快闪只读存储器223，完全不需要另外准备一套电路，不只节省成本而且有效率。当然，本实例的这个概念，可以扩展到任何内存，而不需限制是快闪只读存储器，或限制是输入信号到芯片选择端。
在本实施例中，快闪只读存储器223通过致能数字电源信号V1来禁能其芯片选择端CS，并使得其电源关闭。但本实施例并不一定要如此设计。本实施例还可以利用致能时钟电源信号V2或是振荡电源信号V3，或是致能其它的控制信号来使得快闪只读存储器223的电源关闭，本领域技术人员可以依据实际情况来加以变化。
图3A是示出依照本发明另一优选实施例的电子装置的省电方法的流程图，而图6A是示出依照此优选实施例的光驱省电控制电路的时序图。将以上的实施例作一个整理，本发明提供一种光驱的省电方法，如图3A和图6A，首先在T1的时候，如步骤S301所示，致能选择信号SEL以选择振荡时钟信号CLK1来产生数字时钟信号DCLK；再如步骤S303所示，在T2时致能时钟电源信号V1来停止产生工作时钟信号CLK2；再进行步骤S305，在T3的时候，致能数字电源信号V1以停止产生数字时钟信号DCLK，此时电子装置进入省电模式。若是如步骤S307所示，在T4时有外部事件发生的时候，逐步关掉V1、V2与SEL，以使得电子装置恢复正常状态。必需强调地是，为避免不稳定信号的影响，在开启或关闭信号时(特别是开启信号时)，通常必须等到此信号已经稳定(稳定在固定值或稳定在零)，才能再去依序开启或关闭下一个信号。此外，当致能时钟电源信号V2的同时，也可以致能时钟重置信号RSTCLG，使得工作时钟CLK2能够被重置。
图3B是示出补充本发明又一优选实施例的电子装置的省电方法的流程图。请参照图2、图3B和图6A，当致能数字电源信号时，如步骤S311所示，判断是否有需要接收数字时钟信号DCLK来正常工作的电路，例如动态内存的刷新动作的电路。若是，则进行步骤S313，以保留电路207接收振荡时钟信号CLK1，进而执行原本数字电路221内需要时钟信号来工作的功能。而若不是，则进行步骤S315，致能振荡电源信号V3来停止产生振荡时钟信号CLK1。另外，当致能数字电源信号V1的同时，可以如步骤S317所示，顺带将V1、V2或/及V3传输到快闪只读存储器223以关闭其电源。
图3C是示出本发明的一优选实施例的电子装置由省电模式恢复为正常模式的方法的流程图，图6B系绘示依照本发明另一优选实施例的另一种光驱省电控制电路的时序图。请参照图2、图3C和图6B，当电子装置由省电模式恢复为正常模式时，如果在T6时有外部事件发生，则电源控制电路201会接收来自外界的外部事件，再进行步骤S321，禁能振荡电源信号V3来重新产生振荡时钟信号CLK1。当振荡时钟信号CLK1稳定后，就如步骤S323所示，在T7时禁能时钟电源信号V2，使依据振荡时钟信号CLK1来重新产生工作时钟信号CLK2，此时在本实施例中，也可以同时禁能时钟重置信号RSTCKG，使得工作时钟信号CLK2能重新被产生。再等到工作时钟CLK2稳定以后，如步骤S325所示，在T8时禁能数字电源信号V1，使依据工作时钟信号CLK2来产生数字时钟信号DCLK。接着进行步骤S327，使得快闪只读存储器223的电源重新开启。
图3D是示出本发明的另一优选实施例的另一种电子装置由省电模式恢复为正常模式的方法的流程图。请参照图2、图3D和图6A，若是在T4有外部事件发生时，数字控制电路201同样会接受外来事件并发出唤醒信号Wake。如果此时电子装置的振荡电源信号没有被致能，则如步骤S331所示，在T4时禁能数字电源信号V2，使依据振荡时钟信号CLK1重新产生数字时钟信号CLK3。接着如步骤S333所示，等到数字时钟信号CLK3稳定后，在T5时禁能时钟电源信号V2来重新产生工作时钟信号CLK2，同样地，在此也可以同时禁能时钟重置信号RSTCKG。等到工作时钟信号CLK2稳定以后，则进行步骤S335，在T6时禁能选择信号SEL来选择工作时钟信号CLK2来产生数字时钟信号CLK3，使得数字电路正常221运行。
图4A是示出依照本发明另一实施例的电子装置的省电控制电路的方块图。请参照图4A，振荡器(OSC)401产生振荡时钟信号CLK1至分频器405、多路转换器407和时钟产生器403。分频器405接收振荡时钟信号CLK1来产生分频时钟信号CLK3至多路转换器407，而时钟产生器403则是接收振荡时钟信号CLK1来产生工作时钟信号CLK2至多路转换器407。多路转换器407选择工作时钟信号CLK2或是分频时钟信号CLK3来产生数字时钟信号DCLK至数字电路409，而数字电路409耦接至快闪只读存储器411。
请继续参照图4A，在本实施例中，电子装置的省电模式分为待机模式和睡眠模式。当电子装置进入待机模式时，首先多路转换器407依据选择信号SEL来选择振荡时钟产生器401所输出的振荡时钟信号CLK1来产生数字时钟信号DCLK。并且，当电子装置进入待机模式时，多路转换器407(或数字电路409)可以送出信号以将时钟产生器403的电源关闭，多路转换器407(或数字电路409)也可以送出信号以使得与数字电路409相互作用的快闪只读存储器411(当然也可以是任何可由外来的信号控制是否关闭的内存)的电源关闭。
图4B是示出依照本发明另一实施例的微程序模块的方块图。请参照图4B，在本实施例中，提供一个微程序模块420来使快闪只读存储器411的电源关闭，并且微程序模块420可以设计在数字电路409内(如图4A所示)或多路转换器407内(未示出)。在微程序模块420中，可以包括例如8051单芯片的微程序控制单元421。当电子装置进入待机模式时，微程序控制单元421会依照例如数字时钟信号DCLK的微程序单元时钟信号，来产生内存闲置信号IDLE至快闪只读存储器411，使得快闪只读存储器411的电源关闭。同时内存闲置信号IDLE通过反相器41而进入与门422的其中一个输入端，而与门422的另一端则是接收数字时钟信号DCLK。与门422会依据内存闲置信号IDLE决定是否致能控制信号V4，使得微程序控制单元421的电源关闭。微程序控制单元421的特征，就是当其电源关闭时，若是有中断信号INT产生，就会禁能内存闲置信号IDLE，使得本身和快闪只读存储器411的电源会重新开启。因此当有外来的事件发生时，就会产生中断信号INT，使得快闪只读存储器411的电源会被重新开启。
请再参照图4A，当电子装置进入睡眠模式时，多路转换器407会依据选择信号SEL，选择分频器403所产生的分频时钟信号CLK3来产生数字时钟信号DCLK，接着再将时钟产生器403关闭。分频时钟信号CLK3是将振荡时钟信号CLK1的频率，经过分频器除以某一个正整数N以后所产生的。另外，数字电路409(或多路转换器307)也会如图4B所述，使得快闪只读存储器4 11的电源关闭。
在本实施例中，不论电子装置是在待机模式或是睡眠模式，其数字电路409所接收的数字时钟信号DCLK的频率都会非常低，同时也如同上一实施例一般，当电子装置进入省电模式时，可以使得快闪只读存储器411的电源关闭。因此本实施例中，当电子装置在省电模式下，其电力的损耗也会非常低。
图5A是示出依照本发明另一实施例的电子装置的省电方法的流程图。综合图4A中的实施例，本发明提供另一种电子装置的省电方法，请参照图4A、图5A和图6C，首先进行步骤S510，将振荡时钟信号CLK1除以N来产生分频振荡信号CLK3，而N是正整数。再如步骤S520所示，依据电子装置的状态，选择振荡时钟信号CLK1或是分频时钟信号CLK3来产生数字时钟信号DCLK。而当本发明的电子装置在待机模式或是睡眠模式等的省电模式时，如步骤S530所示，若是有外部事件发生时，会使得电子装置恢复正常状态。另外，本发明的省电方法中，还包括在图6C中T3的时候，会产生内存闲置信号IDLE，可以将快闪只读存储器411的电源关闭。
请合并参照图4A和图5A，在步骤S520中，当电子装置进入待机模式时，首先如步骤S522所示，选择振荡时钟信号CLK1来产生数字时钟信号DCLK。接着进行步骤S524，停止产生工作时钟信号CLK2。
图6C是示出依照本发明另一实施例的电子装置省电控制电路的时序图。请参照图5A和图6C，当电子装置进入睡眠模式时，则先进行步骤S526，在T1时致能选择信号SEL以选择分频时钟信号CLK3来产生数字时钟信号DCLK。再如步骤S528所示，在T2时，可以致能例如时钟电源信号PDCKG和时钟重置信号RSTCKG，来停止产生工作时钟信号CLK2。
图5B是示出依照本发明再一实施例的电子装置由睡眠模式恢复为正常模式的方法的流程图。请合并参照图5B和图6C，当电子装置在待机模式或者是睡眠模式，若是有外部事件发生的时候，首先进行步骤S541，会在T4的时候产生中断信号INT来禁能内存闲置信号IDLE，使得快闪只读存储器的电源开启。接下来如步骤S543所示，在T5时可以禁能例如时钟电源信号PDCKG和时钟重置信号RSTCKG，使依据振荡时钟信号CLK1重新产生工作时钟信号CLK2。等到工作时钟CLK2稳定后，如步骤S545所示，在T6时可以禁能选择信号SEL以选择工作时钟信号CLK2来产生数字时钟信号DCLK，使得数字电路409能正常运行。
虽然本发明已以优选实施例公开如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作一些更动与修改，因此本发明的保护范围当以权利要求书为准。