在集成电路制造期间蚀刻铜的方法.pdf

本发明揭露在集成电路制造期间蚀刻铜的方法。在一个示例实施例中，一种制造集成电路的方法包括：提供集成电路结构，该集成电路结构包括铜凸块结构以及位于该铜凸块结构下方并邻近该铜凸块结构的铜晶种层；以及利用湿式蚀刻化学相对该铜凸块结构选择性蚀刻该晶种层，该湿式蚀刻化学由体积百分比为约0.07至约0.36的H3PO4，体积百分比为约0.1至约0.7的H2O2，以及其余为H2O及可选的NH4OH组成。

权利要求书1.  一种制造集成电路的方法，包括：提供集成电路结构，该集成电路结构包括铜凸块结构以及位于该铜凸块结构下方并邻近该铜凸块结构的铜晶种层；利用湿式蚀刻化学相对该铜凸块结构选择性蚀刻该晶种层，该湿式蚀刻化学由体积百分比为约0.07至约0.36的H3PO4，体积百分比为约0.1至约0.7的H2O2，以及其余为H2O及可选的NH4OH组成。2.  如权利要求1所述的方法，其中，蚀刻该晶种层包括施加由该H3PO4、该H2O2、该H2O以及NH4OH组成的湿式蚀刻剂，该NH4OH的量足以保持该湿式蚀刻剂的pH值在约7至约9的范围内。3.  如权利要求1所述的方法，其中，蚀刻该晶种层包括施加该湿式蚀刻剂约60秒至约5分钟的时长。4.  如权利要求1所述的方法，其中，蚀刻该晶种层包括在约30℃至约40℃的温度下施加该湿式蚀刻剂。5.  如权利要求1所述的方法，还包括制造包括该铜凸块结构以及位于该铜凸块结构下方并邻近该铜凸块结构的该铜晶种层的该集成电路结构。6.  如权利要求5所述的方法，其中，制造该集成电路结构包括利用物理气相沉积制程在钝化层上方沉积该铜晶种层，其中，该铜晶种层沉积至约500至约10000埃的厚度。7.  如权利要求6所述的方法，其中，制造该集成电路结构包括利用电化学沉积来沉积该铜凸块结构至约40um至约70um的高度。8.  如权利要求7所述的方法，其中，制造该集成电路结构包括在 沉积该铜晶种层以前沉积含钛阻挡层，其中，沉积该含钛阻挡层包括沉积该含钛阻挡层至约500至约2000埃的厚度。9.  如权利要求8所述的方法，其中，制造该集成电路结构包括在该铜凸块结构上方沉积SnAg焊料层。10.  如权利要求9所述的方法，还包括利用稀释氢氟酸蚀刻剂相对该铜凸块结构及该焊料层选择性蚀刻该钛阻挡层。11.  如权利要求1所述的方法，其中，蚀刻该铜晶种层包括蚀刻不位于该铜凸块结构下方的区域中的该铜晶种层。12.  如权利要求11所述的方法，其中，蚀刻该铜晶种层包括蚀刻不位于该铜凸块结构下方的区域中的该铜晶种层以及该铜凸块结构的底切程度小于约1微米。13.  如权利要求1所述的方法，其中，蚀刻该晶种层包括利用湿式蚀刻化学施加湿式蚀刻剂，在该湿式蚀刻化学中，H2O2的体积百分比为约0.1至约0.3。14.  一种制造集成电路的方法，包括：提供集成电路结构，该集成电路结构包括设于铜基金属化层上方的钝化层，其中，该钝化层包括位于其中的第一开口区，暴露该铜基金属化层的至少一部分；在该钝化层上方以及该铜基金属化层的该暴露部分上方沉积含钛阻挡层，其中，沉积该含钛层包括沉积该含钛层至约500至约2000埃的厚度；利用物理气相沉积制程在该含钛阻挡层上方沉积铜晶种层，其中，该铜晶种层沉积至约500至约10000埃的厚度；在该铜晶种层上方沉积并图案化掩膜层，其中，该沉积并图案化的掩膜层包括第二开口区，其暴露该第一开口区内的该铜晶种层；利用电化学沉积在该第二开口区内沉积铜凸块结构至约40um至约70um的高度；在该铜凸块结构上方沉积SnAg焊料层；通过施加第一湿式蚀刻剂相对该铜凸块结构及该焊料层选择性蚀刻该铜晶种层，其中，该湿式蚀刻剂具有由体积百分比为约0.07至约0.36的H3PO4，体积百分比为约0.1至约0.3的H2O2，以及其余为H2O及可选的NH4OH组成的湿式蚀刻化学，以及其中，蚀刻包括蚀刻不位于该铜凸块结构下方的区域中的该铜晶种层以及该铜凸块结构的底切程度小于约1微米；以及通过施加第二湿式蚀刻剂相对该铜凸块结构及该焊料层选择性蚀刻该含钛阻挡层，其中，该第二湿式蚀刻剂由约100:1的稀释氢氟酸组成。15.  如权利要求13所述的方法，其中，使用该第一湿式蚀刻剂蚀刻包括施加由该H3PO4、该H2O2、该H2O以及NH4OH组成的湿式蚀刻剂，该NH4OH的量足以保持该湿式蚀刻剂的pH值在约7至约9的范围内。16.  如权利要求13所述的方法，其中，提供包括该钝化层的该集成电路包括提供包括包括聚酰亚胺材料的钝化层的该集成电路。17.  一种制造集成电路的方法，包括：提供集成电路结构，该集成电路结构包括铜凸块结构、位于该铜凸块结构下方并邻近该铜凸块结构的第一凸块下金属(under-bumpmetallurgy；UBM)层、以及位于该第一凸块下金属层下方并邻近该第一凸块下金属层的第二凸块下金属层；利用第一湿式蚀刻化学蚀刻该第一凸块下金属层，该第一湿式蚀刻化学由体积百分比为约0.07至约0.36的H3PO4，体积百分比为约0.1至约0.7的H2O2，以及其余为H2O及可选的NH4OH组成；以及利用第二湿式蚀刻化学蚀刻该第二凸块下金属层。18.  如权利要求17所述的方法，其中，蚀刻该第一凸块下金属层 包括施加由该H3PO4、该H2O2、该H2O以及NH4OH组成的湿式蚀刻剂，该NH4OH的量足以保持该湿式蚀刻剂的pH值在约7至约9的范围内。19.  如权利要求17所述的方法，其中，蚀刻该第一凸块下金属层包括在约30℃至约40℃的温度下施加该湿式蚀刻剂约60秒至约5分钟的时长。20.  如权利要求17所述的方法，蚀刻该第二凸块下金属层包括施加约100:1的稀释氢氟酸湿式蚀刻剂。

说明书在集成电路制造期间蚀刻铜的方法
技术领域
本揭露通常涉及制造集成电路的方法，尤其涉及在集成电路制造期间蚀刻铜的方法。
背景技术
当前的集成电路中的大多数是通过使用多个互连的场效应晶体管(field effect transistor；FET)(也被称为金属氧化物半导体场效应晶体管(metal oxide semiconductor filed effect transistor；MOSFET)或简称为MOS晶体管)来实施。MOS晶体管包括作为控制电极的栅极电极以及隔开的源漏区，电流可在该源漏区之间流动。施加于该栅极电极的控制电压通过该源漏区之间的沟道控制电流的流动。
当今的集成电路可由数百万主动装置组成，例如晶体管、电容器等。这些装置最初彼此隔离，但后来互连在一起以形成功能电路。典型的互连结构包括横向互连，例如金属线(布线)，以及垂直互连，例如导孔及接触。互连日益决定当今集成电路的性能以及密度的极限。在互连结构的顶部，形成并暴露焊垫于各半导体晶圆或“芯片”的表面上。电性连接通过焊垫形成，以连接芯片与封装衬底或另一芯片。焊垫可用于打线结合或“倒装芯片”结合。现有技术中已知的倒装芯片(也被称为可控塌陷芯片连接或“C4”)是通过在芯片焊垫上已沉积的焊料凸块互连例如集成电路芯片及微机电系统(micro-electromechanical system；MEMS)等半导体装置与外部电路的一种方法。在最终的晶圆制程步骤期间，在晶圆的顶部的芯片焊垫上沉积该些焊料凸块。为将芯片接置于外部电路(例如电路板或另一芯片或晶圆)，将芯片“倒置(flipped)”使其顶面朝下，并将芯片对齐以使其焊垫与外部电路上的相应焊垫对齐，接着使焊料流动以完成互连。这与打线不同，在打线中，芯片直立接置并使用导线互连芯片焊垫与外部电路。
结构上，焊料凸块实际包含凸块本身以及位于凸块与焊垫之间的凸块下金属(under-bump-metallurgy)。UBM通常包含在焊垫上依次设置的黏着层、阻挡层以及润湿层。基于所使用的材料，凸块本身分为焊料凸块、金凸块、铜柱凸块以及混合金属凸块。在铜柱凸块技术中，不使用焊料凸块而是通过铜柱凸块(或更简单的铜柱)将电子组件与衬底连接，以获得更细间距并最大限度降低凸块桥接的可能性，降低电路的电容负载，以及使电子组件能够在更高频率执行。
在当前的实施中，在依据一些制造步骤湿式蚀刻UBM铜层或凸块期间，产生等向性蚀刻分布，其中，蚀刻在所有方向具有相同速率，从而导致被蚀刻的铜凸块底切。该行为导致铜柱宽度发生不良损失。由该湿式蚀刻制程引起的底切也会在铜柱中引入不想要的应力，可能导致凸块侧壁脱层以及凸块破裂。尽管底切是蚀刻制程的固有结果，但底切不利于互连的长期可靠性。底切通过削弱焊料凸块与芯片的焊垫之间的结合损害了焊料凸块结构的完整性，从而导致芯片过早失效。
因此，想要提供改进的方法来制造包括例如铜凸块的铜层的集成电路。另外，想要提供制造集成电路的方法，其避免在蚀刻一个或多个铜层期间底切铜凸块。而且，从下面结合附图以及前面的技术领域及背景技术所作的详细说明以及所附权利要求书中将清楚本揭露的其它想要的特征及特性。
发明内容
本发明揭露在集成电路制造中蚀刻铜的方法，在一个示例实施例中，一种制造集成电路的方法包括：提供集成电路结构，该集成电路结构包括铜凸块结构以及位于该铜凸块结构下方并邻近该铜凸块结构的铜晶种层；以及利用湿式蚀刻化学相对该铜凸块结构选择性蚀刻该晶种层，该湿式蚀刻化学由体积百分比为约0.07至约0.36的H3PO4，体积百分比为约0.1至约0.7的H2O2，以及其余为H2O及可选的NH4OH组成。
在另一个示例实施例中，一种制造集成电路的方法包括提供集成电路结构，该集成电路结构包括设于铜基金属化层上方的钝化层。该钝化层包括位于其中的第一开口区，暴露该铜基金属化层的至少一部 分。该方法还包括在该钝化层上方以及该铜基金属化层的该暴露部分上方沉积含钛阻挡层。执行沉积该含钛层以使该层沉积至约500至约2000埃的厚度。该方法还包括利用物理气相沉积制程在该含钛阻挡层上方沉积铜晶种层。该铜晶种层沉积至约500至约10000埃的厚度。该方法还包括在该铜晶种层上方沉积并图案化掩膜层。该沉积并图案化的掩膜层包括第二开口区，其暴露该第一开口区内的该铜晶种层。另外，该方法包括利用电化学沉积在该第二开口区内沉积铜凸块结构至约40um至约70um的高度，在该铜凸块结构上方沉积SnAg焊料层，以及通过施加湿式蚀刻剂相对该铜凸块结构及该焊料层选择性蚀刻该铜晶种层以及该含钛阻挡层。该湿式蚀刻剂具有由体积百分比为约0.07至约0.36的H3PO4，体积百分比为约0.1至约0.7的H2O2，以及其余为H2O及可选的NH4OH组成的湿式蚀刻化学。蚀刻包括蚀刻不位于该铜凸块结构下方的区域中的该铜晶种层及该含钛阻挡层以及该铜凸块结构的底切程度小于约1微米。
在又一个示例实施例中，一种制造集成电路的方法包括：提供集成电路结构，该集成电路结构包括铜凸块结构、位于该铜凸块结构下方并邻近该铜凸块结构的第一凸块下金属(under-bump metallurgy；UBM)层、以及位于该第一UBM层下方并邻近该第一UBM层的第二UBM层；利用第一湿式蚀刻化学蚀刻该第一UBM层，该第一湿式蚀刻化学由体积百分比为约0.07至约0.36的H3PO4，体积百分比为约0.1至约0.7的H2O2，以及其余为H2O及可选的NH4OH组成；以及利用第二湿式蚀刻化学蚀刻该第二UBM层。
附图说明
下文中将结合附图说明本揭露，这些附图中类似的附图标记代表类似的元件，以及其中：
图1至9显示依据本揭露的各种实施例的集成电路结构以及制造集成电路的方法的剖视图。
具体实施方式
下面的详细说明仅为说明性质，并非意图限制发明主题的实施例 或此类实施例的应用以及使用。而且，在前面的技术领域、背景技术、发明内容或下面的详细说明中呈现的任意明示或隐含的理论并非意图限制本发明。
本揭露提供在集成电路制造期间蚀刻铜的方法，尤其是相对电化学沉积的铜凸块结构选择性蚀刻物理气相沉积的铜晶种层的方法。所揭露的蚀刻铜的方法通过使用新颖的蚀刻化学执行，该蚀刻化学包括磷酸、过氧化氢及水，以及为pH值控制而可选择包括的氢氧化铵的组合。出于简化目的，这里可能不详细说明涉及集成电路装置制造的传统技术。例如，示例实施例显示处于制造阶段的集成电路，其中，利用已知的技术已预先形成一个或多个电路装置，例如晶体管、电阻器等。而且，这里所述的各种任务以及制程步骤可纳入这里未详细说明的具有额外步骤或功能的更广泛的程序或制程中。具体而言，半导体基晶体管制造中的各种步骤是已知的，因此出于简化目的，许多传统步骤仅在这里简单提及，或者完全省略而不提供已知的制程细节。
图1至9显示依据本揭露的各种实施例的集成电路结构以及制造集成电路的方法的剖视图。请参照图1，用于铜凸块制造的衬底10的例子可包括用于半导体集成电路制造的半导体衬底，可在该半导体衬底中和/或该半导体衬底上形成集成电路。该半导体衬底被定义为表示包括半导体材料的任意架构，包括但不限于块体硅、半导体晶圆、绝缘体上硅(silicon-on-insulator；SOI)衬底或硅锗衬底。也可使用包括第三族、第四族以及第五族元素的其它半导体材料。衬底10还可包括多个隔离特征(未图示)，例如浅沟槽隔离(shallow trench isolation；STI)特征或硅的局部氧化(local oxidation of silicon；LOCOS)特征。这些隔离特征可定义并隔离各种微电子元件(未图示)。可在衬底10中形成的各种微电子元件的例子包括晶体管(例如金属氧化物场效应晶体管(MOSFET)、互补金属氧化物半导体(complementrary metal oxide semiconductor；CMOS)晶体管、双极结晶体管(bipolar junction transistor；BJT)、高压晶体管、高频晶体管、p沟道和/或n沟道场效应晶体管(PFET/NFET)等)、电阻器、二极管、电容器、电感器、保险丝以及其它合适的元件。执行各种制程以形成各种微电子元件，包括沉积、蚀刻、注入、光刻、退火以及其它合适的制程。 微电子元件经互连以形成集成电路装置，例如逻辑装置、存储器装置(例如SRAM)、RF装置、输入/输出(I/O)装置、片上系统(system-on-chip；SoC)装置及其组合，以及其它适当类型的装置。
衬底10还包括位于集成电路上方的层间介电层以及金属化结构。该金属化结构中的该层间介电层包括低k介电材料、未掺杂硅酸盐玻璃(undoped silicate glass；USG)、氮化硅、氮氧化硅或其它常用材料。该低k介电材料的介电常数(k值)可小于约3.9或小于约2.8。该金属化结构中的金属线可由铜或铜合金形成。本领域的技术人员将了解金属化层的形成细节。接触区12是形成于顶层层间介电层中的顶部金属化层，如必要，其具有通过例如化学机械抛光(chemical mechanical polishing；CMP)的平坦化制程处理的暴露表面。导电区域12的合适材料可包括但不限于例如铜(Cu)、铝(Al)、AlCu、铜合金或其它迁移导电材料，在一示例实施例中采用铜。在一个实施例中，接触区12为金属焊垫区，其可用于结合制程中，以将各芯片中的集成电路与外部特征连接。
图1也显示钝化层14，其形成于衬底10上并经图案化以形成第一开口15暴露金属垫区12的第一部分6，从而允许后续的凸块形成。考虑到钝化层14的目的及功能，由于当前着重于增加电路密度及速度，而铜与铝相比呈现较低的电阻率且较不易受电迁移失效的影响，因此铜作为互连材料的使用显着增加。尽管有这些优点，但使用铜的一个缺点是在后续制程步骤期间，它容易扩散至周围的介电材料中。为抑制铜的扩散，铜互连常由保护阻挡层(也被称为钝化层)覆盖。在一个实施例中，钝化层14由选自未掺杂硅酸盐玻璃(USG)、氮化硅、氮氧化硅、氧化硅及其组合的非有机材料形成。在另一个实施例中，钝化层14由聚合物层形成，例如环氧树脂(epoxy)、聚酰亚胺(polyimide)、苯并环丁烯(benzocyclobutene；BCB)、聚苯并恶唑(polybenzoxazole；PBO)等，但也可使用其它较软、常为有机的介电材料。
请参照图2，在钝化层14上形成聚合物层16并对其图案化，以形成第二开口17暴露金属焊垫区12的第二部分7，从而允许后续的凸块形成。第二开口17可小于或等于第一开口15。在一个实施例中，第二 开口17位于第一开口15内。聚合物层16可由聚合物形成，例如环氧树脂(epoxy)、聚酰亚胺(polyimide)、苯并环丁烯(BCB)、聚苯并恶唑(PBO)等，但也可使用其它较软、常为有机的介电材料。在一个实施例中，聚合物层16为聚酰亚胺层。在另一个实施例中，聚合物层16为聚苯并恶唑(PBO)层。聚合物层16是软的，因此具有降低衬底上的固有应力的功能。另外，聚合物层16容易形成几十个微米的厚度。
请参照图3，在所形成的结构上执行第一凸块下金属(UBM)层18的形成。第一UBM层18形成于聚合物层16以及金属焊垫区12的暴露第二部分7上，并形成于第二开口17的侧壁17a、17b及底部17c上。第一UBM层18(也被称为扩散阻挡层)可由钛(Ti)、氮化钛(TiN)、氮化钽(TaN)、钽(Ta)等形成。形成扩散阻挡层18的方法的例子包括物理气相沉积(physical vapor deposition；PVD)以及溅镀。第一UBM层18沉积至约500至约2000埃的厚度，例如至约1000埃的厚度。
请参照图4，通过物理气相沉积(PVD)制程、溅镀等在第一UBM层18上选择性形成第二UBM层22。在一些实施例中，第二UBM层22充当后续电镀制程的晶种层，并通过物理气相沉积或溅镀由铜或铜合金形成。第二UBM层22沉积至约500至约10000埃的厚度。
接着，如图5所示，在第二UBM层22上设置掩膜层20并对其图案化，以具有第三开口21暴露第二UBM层22的部分23，以供凸块形成。第三开口21的直径大于或等于图2的第二开口17的直径。掩膜层20为干膜或光阻膜，通过涂布、固化、除渣(de-scum)等步骤以及后续的光刻技术以及例如干式和/或湿式蚀刻制程的蚀刻制程形成。
在沉积第二UBM层22及掩膜层20以后，执行电化学镀(electro-chemical plating；ECP)，以利用铜晶种层(第二UBM层22)启动该电化学镀来形成铜凸块30，如图6所示。或者，可采用其它沉积制程，例如化学镀(electroless plating)、溅镀、CVD(化学气相沉积)以及其它。形成的铜凸块30不完全填充第三开口21。术语“铜凸块”意图包括一层，该层包括基本纯的元素铜、包含不可避免的杂质的铜、或者包含少量的元素(例如钽、铟、锡、锌、锰、铬、 钛、锗、锶、铂、镁、铝或锆)的铜合金。形成方法可包括溅镀、印刷、电镀、化学镀或化学气相沉积(chemical vapor deposition；CVD)方法。例如，可执行电化学镀(ECP)来形成铜凸块30。在一个示例实施例中，铜凸块30具有从与最远离衬底10的22的界面处至最远离衬底10的铜凸块30的表面测量得到的高度H1，高度H1大于约25um。在另一个示例实施例中，高度H1大于约40um。例如高度H1为约40um至70um，但该高度可更大或更小。在一些实施例中，开口21由铜凸块30部分填充，因此铜凸块37的顶面(也就是最远离衬底10的铜凸块的表面)低于掩膜层20的顶面27(也就是最远离衬底的掩膜层的表面)。在其它实施例(未显示)中，可控制铜的电化学镀制程来填充开口21，以使顶面37齐平或高于掩膜层20的顶面27。
接着，可将所示结构暴露于适当的退火制程，以退火铜凸块30。在该退火制程中，该集成电路暴露于较高的温度，例如从约200℃至约800℃，例如从约300℃至约400℃，时长(time period)从约1分钟至约60分钟，例如从约15分钟至约45分钟，但本揭露并不意图由任意特定的铜退火条件限制。另外如图6所示，接着在掩膜层20的开口21内的第二UBM层22上形成焊料层32。焊料层32可由Sn、SnAg、Sn-Pb、SnAgCu(Cu的重量百分比小于约0.3％)、SnAgZn、SnZn、SnBi-In、Sn-In、Sn-Au、SnPb、SnCu、SnZnIn或SnAgSb等制成。在一个实施例中，焊料层32为SnAg(具有约2％的银)。
接着，如图7所示，移除掩膜层20，暴露第二UBM层22。在掩膜层20为干膜的情况下，可利用碱性溶液移除该掩膜层。若掩膜层20由光阻形成，则可利用丙酮(acetone)、n-甲基吡咯烷酮(n-methyl pyrrolidone；NMP)、二甲基亚砜(dimethyl sulfoxide；DMSO)、氨基乙氧基乙醇(aminoethoxy ethanol)等移除该掩膜层。
请参照图8，从不位于铜凸块30下方的区域中的第一UBM层18上方蚀刻移除第二UBM层22(铜晶种层)。如上面最初所述，在先前技术中，在湿式蚀刻层22期间，产生等向性蚀刻分布，其中，蚀刻在所有方向具有相同速率，从而导致铜凸块30底切。该行为导致铜凸块30的宽度发生不良损失。由湿式铜蚀刻制程引起的底切会引入应力集中，从而导致凸块侧壁脱层以及凸块破裂。尽管底切是蚀刻制程的 固有结果，但底切不利于互连的长期可靠性。底切通过削弱焊料凸块与芯片的焊垫之间的结合损害了焊料凸块结构的完整性，从而导致芯片过早失效。因此，想要提供制造集成电路的方法以避免在蚀刻UBM层22期间底切铜凸块。
本揭露提供在集成电路制造中蚀刻铜的方法，尤其是相对电化学沉积的铜凸块结构选择性蚀刻物理气相沉积的铜晶种层的方法。所揭露的蚀刻铜的方法通过使用新颖的蚀刻化学执行，该蚀刻化学包括磷酸(H3PO4)、过氧化氢(H2O2)及水(H2O)，以及为pH值控制而可选择包括的氢氧化铵的组合。在一个示例实施例中，该湿式蚀刻化学包括体积百分比为约0.07至约0.36的H3PO4，体积百分比为约0.1至约0.7的H2O2，例如体积百分比为约0.1至0.3，以及其余(至100体积百分比)为H2O。在一些实施例中，该湿式蚀刻化学可包括氢氧化铵(NH4OH)，其量足以保持pH值在约7至约9的范围内。该蚀刻化学也相对钛或钛基阻挡层(第一UBM层18)对物理气相沉积的铜晶种层(第二UBM层22)具有选择性，如此，第一UBM层18充当该制程的适当蚀刻停止层。
在约30℃至60℃的制程温度下，在图7所示的结构上可执行湿式蚀刻制程约60秒至约5分钟的时长。基于例如UBM层22的厚度，在上述参数内可适当选择制程条件。另外，在室温下的化学湿式蚀刻暴露以后，可采用去离子水(deionized water；DIW)冲洗，以移除可能留在已蚀刻的衬底上的任意多余材料。在该蚀刻制程以后，形成如图8所示的结构。通过使用所揭露的蚀刻制程，将铜凸块30的底切蚀刻最大限度地降低至小于1um，例如小于100nm。不过，从不位于铜凸块30下方的区域中的第一UBM层18上方移除第二UBM层22的全部或基本全部。
接着，如图9所示，可采用相对铜对钛或钽具有选择性的另一湿式蚀刻化学，以蚀刻移除不位于铜凸块30下方的第一UBM层18的部分。现有技术中已知各种蚀刻化学来实现这个目的。例如，在一个实施例中，可对图8所示的结构施加约70:1至约130:1的稀释氢氟酸(dilute hydrofluoric acid；dHF)，例如约100:1的稀释氢氟酸，以移除第一UBM层18而不蚀刻铜凸块结构30或焊料32。在一个实施 例中，可在约10℃至约40℃的温度下施加该蚀刻化学约30秒至约40秒的时长。
在上述蚀刻制程以后，可以传统方式完成该集成电路，包括例如利用已沉积于该半导体装置上的焊接凸块30将该半导体装置与外部电路互连。如此，现有技术中已知的所有传统的后制程步骤意图包括于本揭露的范围内。因此，本揭露提供了改进的方法来制造包括铜层(例例如铜凸块)的集成电路。具体而言，本揭露提供了制造集成电路的方法，其通过使用磷酸、过氧化氢与水的新颖组合作为湿式蚀刻剂，在蚀刻一个或多个铜层(例如铜晶种层)期间基本避免底切铜凸块。
尽管前面的详细说明中提供了至少一个示例实施例，但应当了解，存在大量的变更。还应当了解，这个或这些示例实施例仅为示例，并非意图以任意方式限制本发明的范围、应用或配置。相反，前面的详细说明将为本领域的技术人员提供一个方便的指南来实施这个或这些实施例。应当理解，在元件的功能及布局中可作各种变更，而不背离所附权利要求书及其法律等同物所规定的本发明的范围。