一种半导体器件及其制备方法.pdf

本发明涉及一种半导体器件及其制备方法，所述方法包括：提供半导体衬底；在所述半导体衬底上形成虚拟栅极结构；在所述虚拟栅极结构的侧壁上形成偏移侧壁；在所述虚拟栅极结构两侧的所述半导体衬底中进行预非晶化注入，然后执行LDD离子注入并进行尖峰退火，以形成轻掺杂源漏；在所述虚拟栅极结构两侧的所述半导体衬底中执行深度预非晶化注入；在所述偏移侧壁上形成间隙壁；在所述虚拟栅极结构两侧的所述衬底中执行源漏离子注入，以形成源漏区，进行退火，以在所述源漏区中形成位错。本发明所述方法形成的位错距离栅极边缘更近，能够更加接近沟道，对所述沟道带来更多的应力，提高了电子的迁移率，提高了器件的性能。

权利要求书1.  一种半导体器件的制备方法，包括：提供半导体衬底；在所述半导体衬底上形成虚拟栅极结构；在所述虚拟栅极结构的侧壁上形成偏移侧壁；在所述虚拟栅极结构两侧的所述半导体衬底中进行预非晶化注入，然后执行LDD离子注入，以形成轻掺杂源漏；在所述虚拟栅极结构两侧的所述半导体衬底中执行深度预非晶化注入；在所述偏移侧壁上形成间隙壁；在所述虚拟栅极结构两侧的所述衬底中执行源漏离子注入，以形成源漏区，进行退火，以在所述源漏区中形成位错。2.  根据权利要求1所述的方法，其特征在于，在形成所述位错之后，所述方法还包括：去除所述间隙壁；在所述源漏区上外延生长SiC层，以形成抬升的SiC源漏极。3.  根据权利要求2所述的方法，其特征在于，外延生长SiC层的同时进行原位掺杂。4.  根据权利要求2所述的方法，其特征在于，所述方法还包括：在所述半导体衬底和所述SiC源漏上形成接触孔蚀刻停止层；在所述接触孔蚀刻停止层上沉积层间介电层，并平坦化所述层间介电层。5.  根据权利要求4所述的方法，其特征在于，所述方法还包括：去除所述虚拟栅极结构，并形成金属栅极结构；在所述SiC源漏极上形成接触孔，以形成电连接。6.  根据权利要求1所述的方法，其特征在于，在所述LDD离子注入之后还包括执行尖峰退火的步骤。7.  根据权利要求1所述的方法，其特征在于，所述半导体器件为NMOS器件。8.  根据权利要求1所述的方法，其特征在于，在LDD离子注入之后，所述方法还包括在所述虚拟栅极结构两侧的所述半导体衬底中执行口袋注入工艺，以形成口袋区。9.  根据权利要求1所述的方法，其特征在于，所述虚拟栅极结构选用多 晶硅材料；所述金属栅极结构包括高K介电层、覆盖层、功函数金属层、阻挡层和金属铝材料层形成的叠层。10.  一种权利要求1至9之一所述的方法制备得到的半导体器件，所述半导体器件的源漏区中形成有位错。

说明书一种半导体器件及其制备方法
技术领域
本发明涉及半导体领域，具体地，本发明涉及一种半导体器件及其制备方法。
背景技术
在集成电路制造领域，随着CMOS晶体管的从节点到节点不断缩小，尤其是在20nm及以下的工艺中，器件性能的提高成为必然。
现有技术中有很多方法来提高半导体器件的性能，例如提高半导体器件中电子的流动性，在众多方法中应变硅（strain silicon）受到更多的关注，而且在实际工艺中得到实现和应用，例如在PMOS晶体管中通过在PMOS的源漏上形成SiGe来增加应力，以提高器件的性能，同样在NMOS晶体管中形成SiC来提高器件的性能，例如形成“U”型的凹陷可以提高SiC的应力，进而使器件的性能提高6%-32%，同时器件中叠层中形成的堆栈的断层位错（Stack fault dislocation）也可以提高器件的性能。
现有技术中制备较高性能的半导体器件的方法通常包括以下步骤：首先形成栅极叠层，蚀刻所述叠层形成虚拟栅极，然后在所述虚拟栅极的侧壁上形成偏移侧壁，在形成所述偏移侧壁后形成轻掺杂漏区（Lightly Doped Drain，LDD）结构并进行尖峰退火，然后在所述偏移侧壁上形成间隙壁，接着在所述虚拟栅极两侧的所述半导体衬底中执行深预非晶化掺杂(Pre-amorphization Implantation,PAI)，进而执行源漏注入等步骤，以形成源漏区，最后形成金属栅极结构，同时在源漏上形成接触塞，通过所述方法来提高器件的性能。
通过上述方法制备得到的半导体器件中，在所述源漏区中形成有位错（dislocation），所述位错具有较深的深度，能够满足器件的需求，但是所述方法带来的问题是所述位错（dislocation）距离栅极边缘（gate edge）很远，成为制约该技术的主要问题，特别是随着器件尺寸的不断缩小，如何解决该问题以进一步提高器件的性能成为亟需解决的问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
本发明为了克服目前存在问题，提供了一种半导体器件的制备方法，包括：
提供半导体衬底；
在所述半导体衬底上形成虚拟栅极结构；
在所述虚拟栅极结构的侧壁上形成偏移侧壁；
在所述虚拟栅极结构两侧的所述半导体衬底中进行预非晶化注入，然后执行LDD离子注入，以形成轻掺杂源漏；
在所述虚拟栅极结构两侧的所述半导体衬底中执行深度预非晶化注入；
在所述偏移侧壁上形成间隙壁；
在所述虚拟栅极结构两侧的所述衬底中执行源漏离子注入，以形成源漏区，进行退火，以在所述源漏区中形成位错。
作为优选，在形成所述位错之后，所述方法还包括：
去除所述间隙壁；
在所述源漏区上外延生长SiC层，以形成抬升的SiC源漏极。
作为优选，外延生长SiC层的同时进行原位掺杂。
作为优选，所述方法还包括：
在所述半导体衬底和所述SiC源漏上形成接触孔蚀刻停止层；
在所述接触孔蚀刻停止层上沉积层间介电层，并平坦化所述层间介电层。
作为优选，所述方法还包括：
去除所述虚拟栅极结构，并形成金属栅极结构；
在所述SiC源漏极上形成接触孔，以形成电连接。
作为优选，在所述LDD离子注入或者所述口袋注入工艺之后还包括执行尖峰退火的步骤。
作为优选，所述半导体器件为NMOS器件。
作为优选，在LDD离子注入之后，所述方法还包括在所述虚拟栅极结构两侧的所述半导体衬底中执行口袋注入工艺，以形成口袋区。
作为优选，所述虚拟栅极结构选用多晶硅材料；
所述金属栅极结构包括高K介电层、覆盖层、功函数金属层，阻挡层和金属铝材料层形成的叠层。
本发明还提供了一种上述方法制备得到的半导体器件，所述半导体器件的源漏区中形成有位错。
本发明中为了解决现有技术中存在的问题，对现有工艺中各步骤的顺序进行了调整，所述间隙壁的形成在深度预非晶化注入之前在所述LDD或者口袋注入之后执行，并且在间隙壁形成之后执行源漏注入以及退火的步骤，以在源漏区中形成位错，所述位错被源漏S/D区域或者LDD区域包住，以避免所述位错横穿结（junction），而使泄露电流（leakage）太大，此外，通过所述方法形成的位错距离栅极边缘更近，能够更加接近沟道，对所述沟道带来更多的应力，提高了电子的迁移率，提高了器件的性能。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图中，
图1a-1i为本发明所述半导体器件结构示意图；
图2为制备本发明所述半导体器件的工艺流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的描述，以说明本发明所述半导体器件及其制备方法。显然，本发明的施行并不限于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在 本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。
下面结合图1a-1i对本发明所述半导体器件以及制备方法做进一步的说明。
执行步骤201，提供半导体衬底101，所述半导体衬底101中形成隔离结构以及虚拟栅极结构102。
具体地，如图1a所示，所述半导体衬底可以为以下所提到的材料中的至少一种：硅、绝缘体上硅（SOI）、绝缘体上层叠硅（SSOI）、绝缘体上层叠锗化硅（S-SiGeOI）以及绝缘体上锗化硅（SiGeOI）等。
在所述衬底中可以形成有掺杂区域和/或隔离结构，所述隔离结构为浅沟槽隔离（STI）结构或者局部氧化硅（LOCOS）隔离结构。在本发明的实施例中，所述衬底可以是Si衬底，所述隔离结构为浅沟槽隔离结构。
在所述半导体衬底上形成虚拟栅极结构102，首先在所述半导体衬底上形成栅极氧化物层，作为优选，所述栅极氧化物层为SiO2层，所述SiO2层通过快速热氧化工艺（RTO）来形成，其厚度为8-50埃，但并不局限于该厚度。
然后在所述栅极氧化物层上沉积栅极材料层，所述栅极材料包含但不限于硅、多晶硅、掺杂的多晶硅和多晶硅-锗合金材料(即，具有从每立方厘米大约1×1018到大约1×1022个掺杂原子的掺杂浓度)以及多晶硅金属硅化物(polycide)材料(掺杂的多晶硅/金属硅化物叠层材料)。
然后对所述栅极材料层和所述栅氧化物层进行蚀刻，以得到虚拟栅极结构，具体地，在本发明的实施例中，首先在所述栅极材料层上形成图案化的光刻胶层，所述光刻胶层定义了所述虚拟栅极的形状以及关键尺寸的大小，以所述光刻胶层为掩膜蚀刻所述栅极材料层以及栅极氧化物层，形 成虚拟栅极结构，然后去除所述光刻胶层，所述光刻胶层的去除方法可以选用氧化灰化法，还可以选用本领域中常用的其他方法，在此不再赘述。
接着，进行形成偏移侧墙（offset spacer）103的步骤。偏移侧墙103的材料可以是氮化硅，氧化硅或者氮氧化硅等绝缘材料。偏移侧墙103可以提高形成的晶体管的沟道长度，减小短沟道效应和由于短沟道效应引起的热载流子效应。在本发明的一具体地实施方式中所述偏移侧墙103选用氮化硅和氧化硅的组合。
执行步骤202，在所述虚拟栅极结构102任一侧的半导体衬底中进行预非晶化注入(Pre-amorphization Implantation,PAI)，然后执行LDD离子注入或者执行口袋注入工艺。
具体地，如图1b所示，在该步骤中，首先对虚拟栅极结构102任一侧的半导体衬底进行预非晶化注入(Pre-amorphization Implantation,PAI)，所述预非晶化注入选用离子注入能量和离子注入剂量均可以选择本领域常用的数值范围，以在进行预非晶化注入之后在所述虚拟栅极结构102两侧的衬底中形成预非晶化注入区域。
接着执行LDD离子注入以及执行口袋注入工艺，进行LDD离子注入工艺时，所述形成LDD的方法可以是离子注入工艺或扩散工艺。所述LDD离子注入的离子类型根据将要形成的半导体器件的电性决定，在本发明中所述器件为NMOS器件，则LDD注入工艺中掺入的杂质离子为磷、砷、锑、铋中的一种或组合。根据所需的杂质离子的浓度，离子注入工艺可以一步或多步完成。
然后在半导体衬底201上所述虚拟栅极结构102的两侧分别执行口袋注入工艺（PKT，Pocket implantation），形成口袋区，用于防止短沟道效应。口袋注入的元素类型可以为，P型元素氟化硼或硼，N型元素磷或砷。所述口袋注入的离子类型根据将要形成的半导体器件的电性决定。
在本发明中为了证激活杂质又能抑制杂质的深度和横向扩散，执行完所述离子注入后进行尖峰退火(Spike Anneal)，作为优选，所述尖峰退火温度为1000-1050℃。
执行步骤203，在所述虚拟栅极结构102任一侧的半导体衬底中执行深度预非晶化注入(Pre-amorphization Implantation,PAI)，以形成较深的预非晶化注入层。
具体地，如图1c所示，在该过程中选用高能量、高剂量的粒离子进行深度预非晶化注入(Deep Pre-amorphization Implantation,Deep PAI)，所述深度预非晶化注入选用更高的离子注入能量，更高的离子注入剂量，注入角度为0-20°，其中所述注入角度是指离子注入方向和竖直方向之间的夹角，在进行预非晶化注入之后在所述虚拟栅极结构102两侧的衬底中形成一个较深的预非晶化注入层。
在本发明中所述高能量、高剂量、小角度均相对于现有技术中的常规操作而言，相对于现有技术中的注入能量。注入剂量本发明具有更高的注入能量和剂量，但也并不局限于某一数值范围，只要能够实现较深的离子注入，在退火后形成所述位错环（dislocation loop）即可应用于本发明。作为优选，在本申请中所述预非晶化注入的能量为40-80Kev；所述预非晶化注入的剂量为5E14～2E15离子/cm2，所述预非晶化注入的角度为0-20°。
需要说明的是，在本发明中所述预非晶化注入的角度是指离子注入方向与竖直方向之间的夹角，具体地在实际操作过程中所述角度可以为所述离子注入方法与所述栅极结构的间隙壁的角度。
执行步骤204，在所述偏移侧墙103上形成间隙壁（Spacer）104，并执行源漏注入，以形成源漏区，然后进行退火在所述源漏区内形成位错105。
具体地，如图1d所示，在半导体衬底101和上述步骤所形成的偏移侧墙103上形成间隙壁（Spacer）104，可以使用氮化硅、碳化硅、氮氧化硅或其组合的材料。可以在衬底上沉积第一氧化硅层、第一氮化硅层以及第二氧化硅层，然后采用蚀刻方法形成间隙壁，所述间隙壁104可以具有10-30NM的厚度。
然后，用离子注入工艺或扩散工艺重掺杂源极和漏极（S/D）形成于栅极间隙壁任一侧的衬底中。
具体地，在形成间隙壁之后执行离子注入的步骤，以形成源漏区，其中所述源漏注入的离子类型以及掺杂的浓度均可以选用本领域常用范围。然后执行退火步骤，在本发明中为了证激活杂质又能抑制杂质的深度和横向扩散，执行完所述离子注入后还可以执行退火步骤，在本发明中可以选用快速热处理(RTP)退火工艺，包括均温退火(Soak Anneal)和尖峰退火(Spike Anneal)，所述均温退火可以同时完成激活掺杂元素并修复缺陷两项功能，所述尖峰退火主要用于激活掺杂元素。在实际操作中，可以根据需要对两 种退火方式进行选择。
在该步骤中在执行源漏注入以及退火步骤之后，在所述源漏区中形成所述位错105，其中所述位错105位错被源漏S/D区域或者LDD区域包住，以避免所述位错横穿结（junction），而使泄露电流（leakage）太大，以进一步提高器件的性能。
通过所述方法形成的位错105距离栅极边缘更近，能够更加接近沟道，对所述沟槽带来更多的应力，提高了电子的迁移率。
执行步骤205，去除所述间隙壁104。
具体地，如图1e所示，在形成所述位错105之后，去除所述间隙壁104，去除所述间隙壁104的过程中可以选择和所述偏移侧墙103具有较高蚀刻选择比的蚀刻方法，以保护所述偏移侧墙103不受到损坏。
在该步骤中可以选用干法蚀刻或者湿法蚀刻，在一具体地实施方式中，选用干法蚀刻去除所述间隙壁104，所述蚀刻可以选用CF4、CHF3，另外加上N2、CO2中的一种作为蚀刻气氛，其中气体流量为CF410-200sccm，CHF310-200sccm，N2或CO2或O210-400sccm，所述蚀刻压力为30-150mTorr，蚀刻时间为5-120s，优选为5-60s，更优选为5-30s。
执行步骤206，在所述虚拟栅极结构102的两侧外延生长SiC层，以形成抬升SiC源漏极106。
具体地，如图1f所示，在所述虚拟栅极结构102的两侧源漏区上外延生长SiC层，以形成抬升SiC源漏极106，在本发明中采用选择性外延生长(SEG)形成所述SiC层，具体地，选用含硅气体作为原料气体，选用含C气体作为掺杂，在载气的输送下进入反应室，进而外延得到所述SiC层。作为优选，外延生长所述SiC层的同时可以进行原位掺杂（in-situ doped），可以掺杂磷或者砷等，例如外延的同时通入含磷或砷的气体。
本发明所述半导体器件中包含位于源漏区中的位错以及抬升的SiC源漏极（SiC stressor）106，所述位错将在所述器件的通道中引入拉伸应力，提高电子的迁移率，所述SiC层不是在衬底中形成凹陷然后外延，而是直接在所述衬底上外延生长，不会释放所述位错应力（the dislocation stress），不形成凹陷直接形成抬升的SiC源漏极（SiC stressor），可以提高所述SiC层的外延速度，提高单位时间内器件的产量，进一步提高生产效率。
此外，在本发明中形成抬升的SiC源漏极106（SiC stressor）时，不再形 成凹陷，整个过程更加简单，而且可以进一步降低形成凹陷时对器件带来的损坏以及过程偏差；在外延的同时还可以进行原位掺杂，减少了位错弛豫（dislocation relaxation），避免应力的减小。
所述抬升的SiC源漏极106（SiC stressor）在所述源漏形成之后，避免了源漏退火步骤，所述抬升的SiC源漏极（SiC stressor）产生的应力可以一直保持到最后，比现有技术中形成的自对准硅化物（silicide）具有更好的稳定性，同时所述抬升的SiC源漏极（SiC stressor）更有利于浅结（shallow junction）的形成，进一步提高器件的性能。
执行步骤207，在所述半导体衬底101上形成接触孔蚀刻停止层107，并沉积层间介电层108。
具体地，如图1g所示，在所述衬底上形成接触孔蚀刻停止层（CESL），所述接触孔蚀刻停止层可包括一介电材料，如含硅材料、含氮材料、含碳材料、或相似物。
蚀刻停止层可包括数种蚀刻停止材料中的任意两种。非限制性示例包括导体蚀刻停止材料、半导体蚀刻停止材料和介电蚀刻停止材料。由于下面的额外描述中将变得更显而易见的原因，蚀刻停止层包括易受局部改变影响的蚀刻停止材料，其为蚀刻停止层提供区域特定的蚀刻选择性。在本发明中所述接触孔蚀刻停止层107为包含两层，包含在内的一层氧化物层以及在所述氧化物层外面的氮化物层，其中所述氧化物可以选用SiO2，所述氮化物可以选用SiCN、SiN、SiC、SiOF、SiON中的一种，但是所述接触孔蚀刻停止层并不局限于上述示例。
然后沉积层间介电层108并平坦化，平坦化所述对层间介电层108至所述虚拟栅极结构102的顶部。所述平坦化处理的非限制性实例包括机械平坦化方法和化学机械抛光平坦化方法。
执行步骤208，去除所述虚拟栅极结构102，进而形成金属栅极结构109。
具体地，如图1h所示，去除所述虚拟栅极结构102，形成沟槽。所述去除的方法可以是光刻和蚀刻。在蚀刻过程中所用的气体包括HBr，其作为主要蚀刻气体；还包括作为刻蚀补充气体的02或Ar，其可以提高刻蚀的品质。
在形成所述凹槽之后还包括形成金属栅极结构109的步骤，金属栅极 结构109一般包括高k介电层和位于其上的金属栅极。高k介电层的材料包括氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化铝等，特别优选的是氧化铪、氧化锆或氧化铝。需要说明的是，在高k介电层的下方还可以形成界面层，其构成材料包括硅氧化物（SiOx），形成界面层的作用是改善高k介电层与半导体衬底之间的界面特性；在高k介电层和金属栅极之间还可以形成覆盖层，其构成材料包括氮化钛或氮化钽，形成覆盖层的作用是防止金属栅极结构中的金属材料向高k介电层的扩散，为了简化，图示中予以省略。形成上述各层的工艺技术为本领域技术人员所熟习，在此不再赘述。
执行步骤209，蚀刻所述层间介电层108，形成接触孔；采用金属导电材料填充所述接触孔，形成接触塞110，以形成电连接。
具体地，如图1i所示，在所述层间介电层108上形成掩膜，然后进行蚀刻，以在所述SiC源漏极106上方形成接触孔，然后在所述接触孔中填充导电材料，最后进行平坦化，在所述栅极上形成接触塞110，用于电连接。
本发明中为了解决现有技术中存在的问题，对现有工艺中各步骤的顺序进行了调整，所述间隙壁的形成在深度预非晶化注入之前在所述LDD或者口袋注入之后执行，并且在间隙壁形成之后执行源漏注入以及退火的步骤，以在源漏区中形成位错，所述位错被源漏S/D区域或者LDD区域包住，以避免所述位错横穿结（junction），而使泄露电流（leakage）太大，此外，通过所述方法形成的位错距离栅极边缘更近，能够更加接近沟道，对所述沟道带来更多的应力，提高了电子的迁移率，提高了器件的性能。
图2为本发明一具体地实施方式中所述半导体器件制备流程图，具体地包括：
步骤201提供半导体衬底，在所述半导体衬底上形成虚拟栅极结构，在所述虚拟栅极结构的侧壁上形成偏移侧壁；
步骤202在所述虚拟栅极结构两侧的所述半导体衬底中进行预非晶化注入，然后执行LDD离子注入，以形成轻掺杂源漏；
步骤203在所述虚拟栅极结构两侧的所述半导体衬底中执行口袋注入工艺，以形成口袋区，然后执行尖峰退火的步骤；
步骤204在所述虚拟栅极结构两侧的所述半导体衬底中执行深度预非晶化注入；
步骤205在所述偏移侧壁上形成间隙壁；
步骤206在所述虚拟栅极结构两侧的所述衬底中执行源漏离子注入，以形成源漏区，进行退火，以在所述源漏区中形成位错；
步骤207去除所述间隙壁，在所述源漏区上外延生长SiC层，以形成抬升的SiC源漏极；
步骤208在所述半导体衬底和所述SiC源漏上形成接触孔蚀刻停止层；
步骤209在所述接触孔蚀刻停止层上沉积层间介电层，并平坦化所述层间介电层；
步骤210去除所述虚拟栅极结构，并形成金属栅极结构，在所述SiC源漏极上形成接触孔，以形成电连接。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。