一种调整时钟路径延迟来修复时序违反的方法.pdf

随着集成电路工艺节点的逐步变小、系统设计规模日趋复杂，如何在物理设计流程中快速有效修复时序违反，保证芯片正常工作成为了业界关注的焦点。本文提出一种检查并调整时钟路径延迟来修复时序违反的方法，读入时序报告结果并根据时钟Launch路径和Capture路径进行分类汇总，借助图形化窗口同时显示时钟Launch路径和Capture路径以及相应的时序违反数值。设计者可以清晰地观察到由于时钟偏差问题所引起的时序违反，并且可以通过设置有用时钟偏差（Usefulskew）约束的方法来调整时钟结构，修复因此而造成的时序违反。这种方法在数据传输路径无法优化的条件下，仍然可以通过调整时钟路径来优化时序。

权利要求书
1.  一种调整时钟路径延迟来修复时序违反方法，涉及到EDA设计工具的主要特征为:
（1）对输入的时序报告进行汇总，按照时序路径的类型、时序违反的数值大小进行分类；
（2）对于选取的时序路径组，按照以相同的Capture节点或者Launch节点进行汇总，并以共同点为索引进行报告；
（3）对于选取的Capture或Launch共同点时序路径分组，进行时钟偏差的比较，并以图形化的方式同时显示时钟路径和时序违反数值；
（4）设计者可以通过设置时钟有用偏差（Useful Skew）约束作为解决方案，调整时钟路径延迟以修复时序违反。

2.   具有特征（1）、（2）、（3）的组合。

3.   具有特征（3）、（4）的组合。

说明书一种调整时钟路径延迟来修复时序违反的方法
技术领域
本文提出的方法打破了传统EDA工具优化数据传输路径来修复时序违反的常规，经过对时序报告的分析汇总，图形化显示时钟Launch路径、Capture路径以及时序违反数值，通过调整时钟路径来修复时序。本发明属于EDA设计领域。
背景技术
随着集成电路设计规模越来越大，后端物理设计日趋复杂，不得不依赖于EDA（电子设计自动化）工具的辅助。为了保证同步电路能够正常工作，在给定时钟周期的条件下，时序路径必须满足相应的SETUP以及HOLD约束条件。传统EDA工具往往通过在数据传输路径上插入缓冲器单元，或者改变数据路径上的单元尺寸大小来进行时序修正。但如果时序约束条件的违反是由于时钟延时偏差所导致的，直接在时钟路径上调整延迟会更加直接有效。
通常一条时序报告包括起始同步单元和接收同步单元，相对应的时钟信号传递路径也称之为时钟Launch路径和Capture路径。如果时钟信号同时到达Launch点和Capture点，称之为时钟信号零偏差（Zero skew）。这种条件下通过调整组合逻辑数据通路延迟可以修复时序违反。但是当时序违反数值较大，或者相关的时序违反路径数目较多，往往会需要插入大量的缓冲器单元。这时候可以借助有用时钟偏差（Useful skew）概念来进行优化，利用时钟路径的延时调整，使得时钟Launch路径和Capture路径的信号错位触发来缓解时序违反。这种方法还适用于数据通路已经无法进行优化的条件下来修复时序违反。
如果系统包含的时序路径数目较多，很难清楚地观察到时钟路径延迟对整体时序带来的影响。因此在这里我们提出了一种方法，它通过读入时序报告文件获取时序路径延迟和时钟路径延迟，通过类型分类筛选，对Launch路径和Capture路径自动寻找共同点并以之为索引进行报告，并且提供了图形化的显示。使得设计者可以清晰地观察到由于时钟偏差引起的时序违反，并通过有用时钟偏差（Useful skew）约束的设置来优化时钟综合，从而有效地改善时序结果，缩短整体设计周期。
发明内容
本发明提出一种调整时钟路径延迟以修复时序违反的方法，这种方法对时序报告进行分类汇总，按照时钟Launch路径和Capture路径进行分类统计，并将相同节点所关联的时序路径以图形化的方式进行显示，方便设计者观察时钟偏差，并设置有用时钟偏差来调整时钟设计从而优化时序结果。
图1显示了从同步单元A到B的一条时序路径，它们之间由组合逻辑数据通路相连接。时钟Launch路径即为时钟信号从根节点出发到同步单元A的时钟触发端之间的传递路径；时钟Capture路径即为从时钟根节点到同步单元B的时钟触发端的路径。当从A到B的这条时序路径违反了SETUP或者HOLD约束时候，可以调整时钟Launch路径和Capture路径延迟来达到修复时序的目的。
图2显示了读入时序报告后的汇总情况。可以将多条时序路径按照类型不同（例如不同的工作模式，路径是否连接到IO端口，时序违反的数值范围等）进行筛选。按照时序违反的数值大小进行分区间显示，同时列出各区间内时序路径的详细信息。在时序路径详细信息内，其中一项是时钟偏差占该条时序路径违反数值大小的比例，如果此项指标偏高表明这条时序路径的违反是由于时钟偏差所导致。
当设计者选择了某一个区间、或者某几个区间的时序路径组之后，会将这些时序路径按照时钟Launch路径和Capture路径进行自动分类排序，并以共同点为索引进行报告。如图3所示，表格内显示了发生在某一节点上的时序路径违反条数、最差时序违反（WNS）和总共时序违反（TNS）。当观察到某一点相关的时序路径违反条数很多时，通常可以调整时钟路径延迟来帮助时序修正。
为了进一步表明时钟偏差和时序违反的关系，设计者可以针对关心的节点进行选择，以图形化方式显示时钟路径和时序违反数值。如图4所示，图形化窗口上方画有延时标尺，可以方便对比各条时钟路径的延迟情况。时钟Launch路径和Capture路径以及相应的时序违反数值都同时显示在图形窗口中，使得设计者可以清晰地判断时序违反是否由于时钟偏差所导致，并且方便设置对应的有用时钟偏差（Useful skew）约束，从而达到调整时钟路径延迟以修复时序违反的目的。
 
附图说明
图1    时序路径与时钟Launch/ Capture路径
图2    读入时序报告，进行分类汇总
图3    按照Launch路径/ Capture路径进行分类
图4    图形化窗口同时显示时钟路径和时序违反数值
具体实施步骤：
结合一个具体的实例说明检查时钟路径修复时序违反的处理方法，操作流程步骤如下：
1）准备时序报告文件，其中包含时序路径延迟和时钟路径延迟信息；
2）打开EDA工具，读入时序报告文件，设置报告过滤条件，并根据其时序违反数值大小及范围进行分类汇总；
3）当选择某一组时序路径报告之后，通过对时钟Launch路径和Capture路径进行分类统计，自动寻找共同点，并以其为索引进行报告；
4）创建图形化窗口，同时显示时钟Launch路径、Capture路径以及对应的时序违反数值；
5）设计者检查由于时钟偏差带来的时序违反，并通过设置有用时钟偏差（Useful skew）约束来产生时钟约束文件；
返回时钟综合阶段，利用得到的时钟约束文件对时钟系统进行优化以修复时序违反。