存储缓冲器布置 背景技术
存储器和存储控制器之间的数据传输速率在不断增加。为了改善信号在更高传输速率下的完整性，在存储器器件和存储控制器之间已经引入了存储缓冲器器件。例如，参见美国专利6,317,352“用于在存储控制器和存储器模块之间实现缓冲的菊链连接的装置(Apparatus for Implementing a Buffered Daisy Chain Connection Between a MemoryController and Memory Modules)”。存储缓冲器器件减少了连接到存储器总线的器件的数量，因此减少了在存储器总线上线头(stub)的数量，这些线头是信号反射的根源。而且，通过减少由存储控制器直接驱动的器件的数量，存储缓冲器器件也减少了存储控制器的负载。通过减少负载，存储控制器可以使用更快的信号速率和/或更低的信号电压。但是，存储缓冲器器件占用电路板的面积。减少存储缓冲器器件的电路板覆盖面积可以有助于满足不断增长的对更小外形因素以及更大存储容量的需求。
【附图说明】
在附图中，以示例的方式而非限制的方式来对本文所说明的发明进行图示。为了使图示简单且清楚起见，图形中所图示的元件不一定是按照比例绘制的。例如，为了清楚，一些元件的尺寸可能相对其他元件被放大了。而且，在认为适当的地方，在图形之间标号被重复以指示对应的或类似的元件。
图1图示了计算设备地实施方案；
图2图示了计算设备的另一种实施方案；
图3图示了堆叠式缓冲器(stacked buffer)器件的实施方案，该堆叠式缓冲器器件可以被用在图1和图2的计算设备中。
图4图示了在存储控制器和缓冲器器件之间的示例性多分支(multi-drop)连接，该多分支连接可以被用在图1和图2的计算设备中。
图5图示了在存储控制器和缓冲器器件之间的示例性菊链连接，该菊链连接可以被用在图1和图2的计算设备中。
图6图示了堆叠式集成缓冲器电路的实施方案，该堆叠式集成缓冲器电路可以被用在图1和图2的计算设备中。
【具体实施方式】
下面的说明描述了用于布置存储器系统的缓冲器电路的技术。为了提供对本发明更加全面的理解，在下面的说明中，阐述了许多具体的细节，比如逻辑实现、操作码、指定操作码的手段、资源划分/共享/复制实现、系统组件的类型和相互关系，以及逻辑划分/集成选择。但是，本领域普通技术人员应该理解的是，没有这些具体的细节也可以实现本发明。在其他实例中，为了不使本发明模糊，没有详细地示出控制结构、门级电路和全部软件指令序列。本领域的普通技术人员通过所包括的说明书，无需不必要的试验就能够实现适当的功能。
在说明书中提及“一个实施方案”、“实施方案”、“示例性的实施方案”等表示所说明的实施方案可以包括具体的特点、结构或特性，但不是每个实施方案都一定包括这些具体的特点、结构或特性。而且，这样的短语不一定是指同样的实施方案。另外，当结合实施方案对具体的特点、结构或特性进行说明时，认为无论是否明确地描述，本领域的技术人员在其知识范围内都可以结合其他实施方案实现这种特点、结构或特性。
本发明的实施方案可以用硬件、固件、软件或它们的任何组合来实现。本发明的实施方案也可以实现为存储在机器可读介质上的指令，这些指令可以由一个或多个处理器读取和执行。机器可读介质可以包括任何用于存储或发送机器(例如计算设备)可读形式的信息的机制。例如，机器可读介质可以包括只读存储器(ROM)；随机访问存储器(RAM)；磁盘存储介质；光存储介质；闪存器件；电、光、声或其他形式的传播信号(例如，载波、红外信号、数字信号等)以及其他。
在图1中示出了计算设备100的示例性实施方案。计算设备100可以包括电路板102，比如印刷电路板、主板或母板。以下，为了方便起见，电路板102被称为母板102，但是它并不限于母板的实施方式并且可以包括一个或多个互连的电路板。计算设备100还可以包括一个或多个处理器104、芯片组106以及存储器系统108，它们通过母板102的迹线(trace)和/或其他信号路径互连。计算设备100还可以包括其他(未示出的)器件，比如鼠标、键盘、视频控制器、硬盘、软盘、固件等。
芯片组106可以包括一个或多个封装的集成电路器件，这些集成电路器件在处理器104、存储器系统108以及计算设备100的其他器件之间提供接口。在一个实施方案中，芯片组106的单个封装集成电路器件包含存储器系统108的存储控制器110，该单个封装的集成电路器件可以包括，也可以不包括芯片组106的其他功能。通常，存储控制器110为计算设备100的一个或多个处理器104和/或其他器件提供对存储器系统108的存储器112的访问权。在另一个实施方案中，存储控制器110被包含在计算设备100的一个或多个处理器104中。在再一个实施方案中，存储控制器110的若干部分分布在一个或多个处理器104和/或芯片组106的一个或多个封装的集成电路器件之中。
存储器112可以包括封装的存储器器件114，比如动态随机访问存储器(DRAM)器件、同步直接随机访问存储器(SDRAM)器件、双倍数据速率(DDR)SDRAM、四倍数据速率(QDR)SDRAM器件或其他存储器件。存储器器件114可以存储数据，比如可以由处理器104执行的指令和代码。在一个实施方案中，存储器系统108包括附接到母板102的一个或多个模块连接器116。每个模块连接器116的大小被设置成可以接纳存储器模块118。每个存储器模块118可以包括附接到电路板122的多个存储器器件114以及一个或多个堆叠式缓冲器器件120，电路板122具有多个信号连接器或引线124(参见图3)。在存储器模块118被插入到模块连接器116中时，多根引线124与模块连接器116的信号连接器或引线(未示出)相互接口。
尽管图1所示的计算设备100具有三个模块连接器116，但是计算设备100的其他实施方案也可以包括不同数量的模块连接器116来接纳不同数量的存储器模块118。而且，尽管图1所示的计算设备100的每个存储器模块118具有八个存储器器件114和四个缓冲器器件120，但是计算设备100的其他实施方案也可以每个存储器模块118包括不同数量的存储器器件114和/或不同数量的缓冲器器件120。
在图2中，示出了计算设备100的另一种实施方案。图2的存储器系统108可以包括封装的存储器器件114和堆叠式缓冲器器件120，它们被附接到母板102而非存储器模块118的电路板122。在这样的实施方案中，存储器系统108可以在没有接纳存储器模块118的模块连接器116的情形下被实现。但是，应该理解的是，计算设备100的其他实施方案可以同时包括附接到母板102的存储器器件114以及用于接纳存储器模块118的模块连接器116。
现在参考图3，示出了存储器模块118的实施方案。存储器模块118可以包括附接到电路板122的存储器器件114U1-U8、114L1-L8和缓冲器器件120U1-U2、120L1-L2，电路板122具有引线124。如前所示，存储器器件114U1-U8、114L1-L8可以包括封装的存储器器件，比如DRAM器件、SDRAM器件、DDR SDRAM器件、QDR SDRAM器件或其他存储器器件。在一个实施方案中，存储器模块118可以包括数据缓冲器器件120L1-L2和地址/命令缓冲器器件120U1-U2，地址/命令缓冲器器件120U1-U2堆叠在数据缓冲器器件120L1-L2之上。
通常，数据缓冲器器件120L1-L2在存储控制器110和存储器器件114U1-U8、114L1-L8之间缓冲读数据信号和/或写数据信号。数据缓冲器器件120L1-L2可以经由存储器总线126接收来自存储控制器110的写数据信号(参看图4和图5)，并且可以向存储器器件114U1-U8、114L1-L8提供基于所接收的写数据信号的写数据信号。应该理解的是，数据缓冲器器件120L1-L2可以向存储器器件114U1-U8、114L1-L8提供与接收自存储控制器110的写数据信号具有不同形式的写数据信号。例如，存储控制器110可以在存储器总线126上产生低压差分数据信号，而数据缓冲器器件120L1-L2可以向存储器器件114U1-U8、114L1-L8提供高压非差分数据信号。另外，在菊链环境中，数据缓冲器器件120L1-L2还可以向另一个存储器模块118的数据缓冲器器件120L1-L2提供以下写数据信号，所述信号是基于从存储控制器110和/或另一个存储器模块118的数据缓冲器器件120L1-L2接收的写数据信号。
数据缓冲器器件120L1-L2可以接收来自存储器器件114U1-U8、114L1-L8的读数据信号，并且可以向存储控制器110提供基于所接收的读数据信号的读数据信号。同样，应该理解的是，数据缓冲器器件120L1-L2可以向存储控制器110提供与接收自存储器器件114U1-U8、114L1-L8的读数据信号具有不同形式的读数据信号。另外，在菊链环境中，数据缓冲器器件120L1-L2还可以向另一个存储器模块118的数据缓冲器器件120L1-L2提供以下读数据信号，所述信号是基于从存储器器件114U1-U8、114L1-L8和/或另一个存储器模块118的数据缓冲器器件120L1-L2接收的读数据信号。
通常，地址/命令缓冲器器件120U1-U2在存储控制器110和存储器器件114U1-U8、114L1-L8之间缓冲地址/命令信号。地址/命令缓冲器器件120U1-U2可以经由存储器总线126的地址/命令线接收来自存储控制器110的地址/命令信号，并且可以向存储器器件114U1-U8、114L1-L8提供基于所接收的地址/命令信号的地址/命令信号。应该理解的是，地址/命令缓冲器器件120U1-U2可以向存储器器件114U1-U8、114L1-L8提供与接收自存储控制器110的地址/命令信号具有不同形式的地址/命令信号。另外，在菊链环境中，地址/命令缓冲器器件120U1-U2还可以向另一个存储器模块118的地址/命令缓冲器器件120U1-U2提供以下地址/命令信号，所述信号是基于从存储控制器110和/或另一个存储器模块118的数据缓冲器器件120L1-L2接收的地址/命令信号。
尽管图3的存储器模块118被描述为具有堆叠在数据缓冲器器件120L1-L2上的地址/命令缓冲器器件120U1-U2，但是在其他实施方案中，数据缓冲器器件120L1-L2可以被堆叠在地址/命令缓冲器器件120U1-U2之上。而且，尽管图3的实施方案被描述为某种数据、地址和命令信号缓冲的分配，但是其他分配也是可以的。例如，存储器模块118可以包括单独的地址缓冲器器件120来缓冲地址信号，单独的命令缓冲器器件120来缓冲命令信号，单独的数据缓冲器器件120来缓冲数据信号，单独的读数据缓冲器器件120来缓冲读数据信号，和/或单独的写数据缓冲器器件120来缓冲写数据信号，这些缓冲器器件可以以不同的组合方式进行堆叠。而且，存储器模块118可以包括用于缓冲不同信号组合的缓冲器器件120，比如用于缓冲数据和地址信号的数据/地址缓冲器器件120，用于缓冲数据和命令信号的数据/命令缓冲器器件120，用于缓冲写数据和地址信号的写数据/地址缓冲器器件120，用于缓冲读数据和地址信号的读数据/地址缓冲器器件120等。
现在参考图4，存储器器件1141U-MU、1141L-ML可以包括信号连接器或引线1281U-MU、1281L-ML用以将存储器器件1141U-MU、1141L-ML的集成电路与缓冲器器件1201U-MU、1201L-ML相互接口或耦合。而且，存储器器件1141U-MU可以被堆叠或放置在其他存储器器件1141L-ML之上，以减少存储器器件1141U-MU、1141L-ML所占用的电路板面积。例如，存储器模块1181可以包括被放置在下存储器器件1141L之上的上存储器器件1141U，上存储器器件1141U的引线1281U被耦合到下存储器器件1141L的引线1281L。
类似地，缓冲器器件1201U-MU、1201L-ML可以包括信号连接器或引线1301U-MU、1301L-ML用以将缓冲器器件1201U-MU、1201L-ML的集成电路与存储器模块1181-M的引线124相互接口或耦合。缓冲器器件1201U-MU、1201L-ML可以被堆叠或以其他方式放置，使得下缓冲器器件1201L-ML位于电路板122和上缓冲器器件1201U-MU之间。在一个实施方案中，上缓冲器器件1201U的引线1301U可以被耦合到下缓冲器器件1201L的引线1301L和/或电路板122的迹线(未示出)。在另一个实施方案中，上缓冲器器件120MU可以包括比下缓冲器器件120ML更多的引线130MU。在再一个实施方案中，上缓冲器器件1202U可以包括比下缓冲器器件1202L更少的引线1302U。在又一个实施方案中，下缓冲器器件1201L可以包括额外引线或假引线130D，假引线130D不向下缓冲器器件1201L的集成电路提供信号路径。下缓冲器器件1201L的假引线130D不为下缓冲器器件1201L的集成电路提供信号路径，而是提供了上缓冲器器件1201U的引线1301U可被耦合到的一个位置，以便向电路板122发送信号和/或接收来自电路板122的信号。
另外，下缓冲器器件1201L和上缓冲器器件1201U可以具有基本相同的电路板几何形状。上缓冲器器件1201U可以被放置或堆叠在下缓冲器器件1201L之上，使得上缓冲器器件1201U的电路板覆盖面积或投影电路板面积1321U与下缓冲器器件1201L的电路板覆盖面积或投影电路板面积1321L基本重合。在另一个实施方案中，下缓冲器器件1202L可以比上缓冲器器件1202U要大。上缓冲器器件1202U可以被放置或堆叠在下缓冲器器件1202L之上，使得上缓冲器器件1202U的电路板覆盖面积或投影电路板面积1322U被基本包围在下缓冲器器件1202L的电路板覆盖面积或投影电路板面积1322L之内。在再一个实施方案中，下缓冲器器件120ML可以比上缓冲器器件120MU要小。上缓冲器器件120MU可以被放置或堆叠在下缓冲器器件120ML之上，使得下缓冲器器件120ML的电路板覆盖面积或投影电路板面积132ML被基本包围在上缓冲器器件120MU的电路板覆盖面积或投影电路板面积132MU之内。
存储器模块118可以以多分支方式经由存储器总线126被耦合到存储控制器110。存储器总线126可以包括数据线和非数据线，例如地址线、命令线和时钟线，用以传输数据信号、地址信号、命令信号和时钟信号。在一个实施方案中，缓冲器器件120将存储器模块118的存储器器件114与存储器总线126和存储控制器110隔离。结果，缓冲器器件120就可以通过减少由存储控制器110驱动的组件的数量，来减少由存储控制器110负担的负载。而且，由于每个存储器器件114并不是经由单独的线头134被单独耦合到存储器总线126，因此缓冲器器件120可以减少被耦合到存储器总线126的线头134的数量。通过减少线头134的数量和/或器件的数量，缓冲器器件120可有助于增加信号完整性和/或存储器总线126的传输速率。
在另一个实施方案中，存储器模块1181-3可以经由存储器总线126以图5所示的菊链方式被耦合到存储控制器110。第一存储器总线段1261可以将存储控制器110经由第一存储器模块1181的第一引线12411耦合到缓冲器器件1201U、1201L。第二存储器总线段1262还可以通过将第一存储器模块1181的第二引线12412耦合到第二存储器模块1182的第一引线12421，来将第一存储器模块1181的缓冲器器件1201U、1201L耦合到第二存储器模块1182的缓冲器器件1202U、1202L。第三存储器总线段1263还可以通过将第二存储器模块1182的第二引线12422耦合到第三存储器模块1183的第一引线12431，来将第二存储器模块1182的缓冲器器件1202U、1202L耦合到第三存储器模块1183的缓冲器器件1203U、1203L，等等。存储器模块1181、1182、1183到存储控制器110的菊链式耦合可以进一步减少由存储控制器110驱动的负载和/或存在于存储器总线126上的线头134的数量。
现在参考图6，示出了存储器模块118的另外一种实施方案。存储器模块118可以包括附接到电路板122的一个或多个存储器器件114以及一个或多个缓冲器器件136，电路板122具有引线124。存储器器件114可以在具有引线128的封装器件140中包括具有集成存储器电路的管芯(die)或衬底138。结合线(bonding wires)或其他封装内的连接器142将集成存储器电路耦合到封装器件140的引线128。
类似地，缓冲器器件136可以包括第一管芯或衬底144，第一管芯或衬底144被堆叠或放置在第二管芯或衬底146之上。第一管芯144可以包括第一集成缓冲器电路，比如数据缓冲器电路；第二管芯146可以包括二集成缓冲器电路，比如地址/命令缓冲器电路。缓冲器器件136还可以包括封装器件148来容纳或以其他方式封装第一集成缓冲器电路和第二集成缓冲器电路。封装器件148可以包括封装引线或其他信号连接器150，用以提供从电路板122到第一集成缓冲器电路和第二集成缓冲器电路的信号路径。
第一结合线或其他封装内的连接器152将第一集成缓冲器电路耦合到封装引线150。类似地，第二结合线或其他封装内的连接器154将第二集成缓冲器电路耦合到封装引线150。在一个实施方案中，第一连接器152直接将第一集成缓冲器电路耦合到封装引线150。在另一个实施方案中，第一连接器152经由第二集成缓冲器电路的第二连接器154和/或第二集成缓冲器电路的连接点156将第一集成缓冲器电路耦合到封装引线150。应该理解的是，其他封装技术(比如，球栅阵列)也可以被用来封装缓冲器器件136的第一和第二集成缓冲器电路。
尽管已经参考示例性的实施方案对本发明的某些特点进行了说明，但并不是打算以限制的方式来解释本说明。对本发明所属领域的普通技术人员明显的示例性实施方案的各种修改以及本发明的其他实施方案应被视为在本发明的精神和范围之内。