可编程半熔丝连接只读存储器及其极限测试方法.pdf

一种可编程只读存储器包括半熔丝连接存储单元的矩阵，每个半熔丝连接存储单元包括具有未损阻抗和熔断阻抗的半熔丝连接；位线电压源切换电路，用于对至少一个选择的位线施加电流；字线地址解码器，用于选择字线；和程序控制逻辑电路，用于熔断通过选择的字线和位线的交点所识别的存储单元中的半熔丝连接；还公开了一种对已编成和未编程只读存储器进行测试的方法。

权利要求书
1.  一种可编程只读存储器，包括：
半熔丝连接存储单元的矩阵，每个半熔丝连接存储单元包括具有未损阻抗和熔断阻抗的半熔丝连接；
位线电压源切换电路，用于对至少一个选择的位线施加电流；
字线地址解码器，用于选择字线；和
程序控制逻辑电路，用于熔断通过所选字线和位线的交点所识别的存储单元中的半熔丝连接。

2.  如权利要求1所述的可编程只读存储器，还包括与所述位线连接的检测放大器电路，和读取控制逻辑电路，所述读取控制逻辑电路用于使得所述检测放大器电路能够读出由所述字线地址解码器寻址的所述存储单元中的所述半熔丝连接的状态。

3.  如权利要求1所述的可编程只读存储器，其中所述半熔丝连接是薄膜电阻器。

4.  如权利要求3所述的可编程只读存储器，其中所述薄膜电阻器包括硅铬。

5.  如权利要求3所述的可编程只读存储器，其中每个所述半熔丝连接存储单元包括半熔丝连接和连接在位线和字线之间的选择开关。

6.  如权利要求1所述的可编程只读存储器，其中每个所述选择开关包括半导体开关。

7.  如权利要求2所述的可编程只读存储器，其中所述检测放大器电路包括多个检测电路，每个检测电路包括参考单元和比较电路，所述比较电路对来自相关存储单元的存储电流和来自参考单元的参考电流做出响应以提供表示所述电流的相对值的逻辑输出。

8.  如权利要求7所述的可编程只读存储器，其中所述比较电路包括用于反射所述存储电流的电流反射镜，和检测电路，所述检测电路对所述反射的存储电流和所述参考电流进行响应以提供表示所述电流的相对值的逻辑输出。

9.  如权利要求8所述的可编程只读存储器，其中所述检测电路包括用于对所述反射的存储电流和参考电流进行求和的检测节点和对所述检测节点进行响应以提供表示所述电流的相对值的逻辑输出的反相器。

10.  如权利要求8所述的可编程只读存储器，其中所述比较电路包括差分放大器，所述差分放大器的一个输入端与所述存储单元和所述电流反射镜的一端连接，另一输入端与所述参考单元和所述电流反射镜的另一端连接。

11.  如权利要求5所述的可编程只读存储器，其中所述检测放大器电路包括多个检测电路，每个检测电路包括参考单元和比较电路，所述比较电路对来自相关存储单元的存储电流和来自参考单元的参考电流做出响应，所述参考单元包括与所述存储单元选择开关匹配的选择开关和参考阻抗。

12.  如权利要求11所述的可编程只读存储器，其中所述参考阻抗包括介于所述未损阻抗和所述熔断阻抗之间的缺省阻抗。

13.  如权利要求12所述的可编程只读存储器，其中所述参考阻抗包括介于所述缺省阻抗和所述未损阻抗之间的低极限阻抗。

14.  如权利要求12所述的可编程只读存储器，其中所述参考阻抗包括介于所述缺省阻抗和所述熔断阻抗之间的高极限阻抗。

15.  如权利要求11所述的可编程只读存储器，其中所述参考阻抗包括介于所述未损阻抗和零之间的短路极限阻抗。

16.  如权利要求1所述的可编程只读存储器，其中所述半熔丝连接是二极管结。

17.  一种对具有半熔丝连接存储单元的已编程的可编程ROM进行极限测试的方法，每个存储单元包括具有未损阻抗和熔断阻抗的半熔丝连接，所述方法包括：
对半熔丝连接存储单元和参考单元施加电源电压；
在所述参考单元中采用介于所述未损阻抗和熔断阻抗之间的缺省阻抗；
将来自所述参考单元的电流与所述存储单元的电流进行比较；和
确定存储单元的半熔丝连接是未损的还是熔断的。

18.  如权利要求17所述的极限测试的方法，还包括采用介于所述缺省阻抗和熔断阻抗之间的高极限阻抗并确定存储单元的半熔丝连接在预定的高极限内是否是熔断的。

19.  如权利要求17所述的极限测试的方法，还包括采用介于所述缺省阻抗和未损阻抗之间的低极限阻抗并确定存储单元的半熔丝连接在预定的低极限内是否是未损的。

20.  一种对具有半熔丝连接存储单元的未编程ROM进行极限测试的方法，每个存储单元包括具有未损阻抗和熔断阻抗的半熔丝连接，所述方法包括：
对半熔丝连接存储单元和参考单元施加电源电压；
在所述参考单元中采用介于所述未损阻抗和零之间的短路阻抗；
将来自所述参考单元的电流与所述存储单元的电流进行比较，并且确定存储单元的半熔丝连接是未损的还是短路的。

21.  一种对具有半熔丝连接存储单元的已编程的可编程ROM进行极限测试的方法，每个存储单元包括具有未损阻抗和熔断阻抗的半熔丝连接，所述方法包括：
对半熔丝连接存储单元和参考单元施加电源电压；
在所述参考单元中采用介于所述未损阻抗和熔断阻抗之间的缺省阻抗；
将来自所述参考单元的电流与所述存储单元的电流进行比较；和
确定存储单元的半熔丝连接是未损的还是开路的。

说明书可编程半熔丝连接只读存储器及其极限测试方法
技术领域
本发明涉及一种可编程只读存储器，更加具体地说，涉及一种使用半熔丝连接存储单元的仅一次可编程的只读存储器和一种对编程的和未编程的存储器进行极限(margin)测试的方法。
背景技术
一次可编程存储器(OTP存储器)指的是只读存储器(ROM)，其可在器件制造之后被一次编程(也称作一次可编程ROM或OTP-ROM)。迄今，存在OTP-ROM的多个示例，已使用许多技术将其实现为存储元件。例如，可通过破坏二极管或氧化膜以形成低阻抗路径来存储数据，在所述低阻抗路径的地方先前有高阻抗路径。还可将数据存储在浮置栅晶体管中，以使得浮置栅极保持电荷并改变作为EPROM基础的晶体管阈值电压。还使用了集成熔丝来实现OTP-ROM。通过使充足的电流通过熔丝，可将该熔丝熔断以在先前存在低阻抗路径的地方产生高阻抗路径。这些技术的缺点在于包括相对高的用于编程的电流，和相对高的用于编程的电压，即高于用于目前的亚微米(sub-micron)CMOS技术的击穿电压。另外它们对于集成电路上的周围层来说可能是破坏性的，并需要相对大的区域，并因此导致较低密度的存储器。例如，标题为“Structure of ElectricallyProgrammable Read-Only Memory Cells and Redundancy SignatureTherefor”的美国专利第5208780号公开了一种OTP-ROM，其使用熔丝作为存储元件。然而它需要高电压(10V)来对熔丝进行编程，并使用进入了“负阻(snap-back)”或次击穿状态的NMOS使电流经过熔丝，以提供熔断熔丝所需的高电流。该负阻电流将是相对较大的并且NMOS器件将必须变大以避免在负阻期间发生损坏。这导致比本发明中所需更大的、并因此是面积低效的通过晶体管(pass transistor)。标题为“Write Once Read Only Store Semiconductor Memory”的美国专利第3641516号公开了一种使用背对背(back-to-back)二极管实现的作为存储元件的OTP-ROM。为了对该存储器进行编程，对所述存储器单元施加电流或电压以使二极管之一击穿并导致在其p-n结上的金属-硅合金短路。击穿p-n结所需的电压典型的为8V，其超过了现代亚微米MOS工艺所允许的电压。标题为“High Coupling RatioElectrically Programmable ROM”的美国专利第4422092号是基于浮置栅EPROM。该方法的缺点是对器件编程需要高电压。在该示例中，为了编程，在漏级上需要15V，且在栅极上需要25V。这会大大超过标准亚微米CMOS工艺所允许的最大电压，并导致更加昂贵的相对专业的工艺。
发明内容
因此本发明的目的是提供一种改进的可编程只读存储器。
本发明的另一个目的是提供这样一种改进的可编程只读存储器，其使用半熔丝连接(semi-fusible link)存储单元。
本发明的再一个目的是提供这样一种改进的可编程只读存储器，其在对于传统亚微米(CMOS)处理器的击穿范围内需要较低的程序电流和电压。
本发明的另一个目的是提供这样一种改进的可编程只读存储器，其使用只需要低电流、小面积并且不会破坏周围部件的小型薄膜半熔丝连接和开关。
本发明的又一个目的是提供一种对已编程和未编程的这种半熔丝连接存储器进行极限测试的方法。
本发明是从下述认识得到的：可使用半熔丝连接存储单元的矩阵并选择通过所选字线和位线识别的要熔断的一个或多个存储单元来实现较小、较低电压和电流的ROM，其中每个半熔丝连接存储单元包括具有未损(intact)阻抗和熔断(blown)阻抗的半熔丝连接。本发明还实现了一种对已编程和未编程的这种存储器进行极限测试的方法。
本发明的特征在于一种可编程只读存储器，其包括：半熔丝连接存储单元的矩阵，每个半熔丝连接存储单元包含具有未损阻抗和熔断阻抗的半熔丝连接。存在位线电压源切换电路，用于对至少一个选择的位线施加电流；和字线地址解码器，用于选择字线。存在程序控制逻辑电路，用于熔断通过所选字线和位线的交点所识别的存储单元中的半熔丝连接。
在一个优选实施例中，可以存在与所述位线连接的检测放大器电路，和读取控制逻辑电路，所述读取控制逻辑电路用于使得所述检测放大器电路能够读出由所述字线地址解码器寻址的存储单元中的所述半熔丝连接的状态。所述半熔丝连接可以是薄膜电阻器；它们可以由硅铬制成。它们可以是半抗熔丝连接，诸如二极管结。每个半熔丝连接存储单元可包括半熔丝连接和连接在位线和字线之间的选择开关。选择开关可包括半导体开关。检测放大器电路可包括多个检测电路，每个检测电路包括参考单元和比较电路，所述比较电路对来自相关存储单元的存储电流和来自参考单元的参考电流做出响应以提供表示这些电流的相对值的逻辑输出。所述比较电路可包括用于反射所述存储电流的电流反射镜，和检测电路，所述检测电路对所述反射的存储电流和所述参考电流进行响应以提供表示所述电流的相对值的逻辑输出。所述检测电路可包括用于对所述反射的存储电流和参考电流进行求和的检测节点和对所述检测节点进行响应以提供表示所述电流的相对值的逻辑输出的反相器。所述比较电路可包括差分放大器，其一个输入端与所述存储单元和所述电流反射镜的一端连接，另一输入端与所述参考单元和所述电流反射镜的另一端连接。所述参考单元可包括与所述存储单元选择开关匹配的参考选择开关和参考阻抗。所述参考阻抗可包括介于未损阻抗和熔断阻抗之间的缺省阻抗。所述参考阻抗可包括介于缺省阻抗和未损阻抗之间的低极限阻抗；它可包括介于缺省阻抗和熔断阻抗之间的高极限阻抗。它可包括介于未损阻抗和零之间的短路极限阻抗。
本发明的特征还在于一种对具有半熔丝连接存储单元的已编程的可编程ROM进行极限测试的方法。每个存储单元包括具有未损阻抗和熔断阻抗的半熔丝连接。所述方法包括：对半熔丝连接存储单元和参考单元施加电源电压，并在所述参考单元中采用介于未损阻抗和熔断阻抗之间的缺省阻抗。将来自参考单元的电流与来自存储单元的电流进行比较，并且确定存储器的半熔丝连接是未损的还是熔断的。
在一个优选实施例中，所述方法还可包括采用介于缺省阻抗和熔断阻抗之间的高极限阻抗并确定存储单元的半熔丝连接在预定的高极限内是否是熔断的。所述方法还可包括采用介于缺省阻抗和未损阻抗之间的低极限阻抗并确定存储单元的半熔丝连接在预定的低极限内是否仍是未损的。
本发明的特征还在于一种对具有半熔丝连接存储单元的未编程的可编程ROM进行极限测试的方法，每个存储单元包括具有未损阻抗和熔断阻抗的半熔丝连接。所述方法包括：对半熔丝连接存储单元和参考单元施加电源电压，并在参考单元中采用介于未损阻抗和零之间的短路阻抗。将来自参考单元的电流与来自存储单元的电流进行比较，并确定存储单元的半熔丝连接是未损的还是短路的。
本发明的特征还在于一种对具有半熔丝连接存储单元的已编程的可编程ROM进行极限测试的方法。每个存储单元包括具有未损阻抗和熔断阻抗的半熔丝连接。对半熔丝连接存储单元和参考单元施加电源电压，并在参考单元中采用介于未损阻抗和熔断阻抗之间的缺省阻抗。将来自参考单元的电流与存储单元的电流进行比较，并确定存储单元的半熔丝连接是未损的还是开路的。
附图说明
通过下面对优选实施例和附图的说明将使其它目的、特征和优点对于本领域技术人员来说变得显而易见，图中：
图1为根据本发明的具有半熔丝连接存储单元的PROM的示意方框图；
图2为表示半熔丝连接存储单元的编程过程的、图1的ROM的一部分的更详细示意图；
图3为图1的检测放大器的一部分的更详细示意图；
图4为用于极限测试的、图1的检测放大器的另一个实施例的一部分的更详细示意图；
图5为具有类似于图1的半熔丝连接存储单元的多级PROM的示意方框图；
图6为根据本发明的半熔丝连接状态检验的方法的示意流程图；
图7为可在本发明中使用的半熔丝连接系统的一个实施例的示意图；
图8A和8B为图7中所示的半熔丝连接系统的示例性电路图；
图9为可在本发明中使用的半熔丝连接系统的另一个实施例的示意图。
具体实施方式
除了下述的一个或多个优选实施例以外，本发明还能够应用于其它实施例，并能够以各种方式来实施或执行。因此，应该理解本发明的应用并不局限于下述说明中所阐释的或附图中所例示的具体结构或部件布局。
半熔丝连接典型的是具有未损状态和熔断状态的薄膜电阻器，其中所述连接在未损时具有第一非零电阻，而在熔断时具有第二较高但是有限的电阻。这是通过使预定的电流流过所述连接来实现的。本发明实现了可将由例如硅铬或(SiCr)制成的薄膜半熔丝连接制造得尽可能小以便当小至2.6mA的程序电流通过它时能够使它熔断。这种半熔丝连接具有典型为1.4kΩ的未损电阻和至少为20kΩ(典型的为30kΩ)的熔断电阻。对于熔断主要是由多晶硅制成的集成熔丝而言目前所需的程序电流大致具有大于或约为200mA的两个数量级。本发明所允许的较低电流在实现仅一次的可编程只读存储器的过程中会产生较小的电路，诸如开关。本发明的半熔丝连接存储单元相比于集成熔丝的另一个优点是将所述连接从未损状态编程到熔断状态的操作是无危险的(benign)或和缓的，因为它对集成电路上的周围部件和周围层是非破坏性的。本发明中可用的半熔丝连接可以是2002年6月12日授权的由Jonathan Audy提出的标题为“Semi-Fusible Link System”的美国专利第6246243号中所公开的半熔丝连接和Denis Doyle于2004年2月12日提交的标题为“Semi-Fusible Link System For AMulti-Layer Integrated Circuit And Method Of Making Same”的美国专利申请第10/777337号中所公开的半熔丝连接，上述两篇文献通过引用而整体并入本文。
图1中示出了根据本发明的可编程只读存储器10，其包括如上所述的半熔丝连接存储单元13的矩阵阵列12。位线电压源切换电路14选择将与所述电压源Vsup连接的位线16。字线地址解码器18在总线20上接收识别将要触发的字线22的M位地址。当在字使能线24上出现信号时将会触发所选择的字线。这样，在PROM矩阵阵列12中的、寻址选择的字线和寻址选择的位线的交点处的每个半熔丝连接存储单元13将被识别为活动存储元件。
在编程模式中，程序控制逻辑电路26对总线28上的信号中的N位数据做出响应，以识别位线16中的将与Vsup连接的那些位线。当在线路30上出现使能信号“prog”时，利用充足的电流启动那些选择的位线，以熔断那些识别的存储单元中的半熔丝连接。典型的，未损阻抗将是例如1.4kΩ，熔断阻抗将是30kΩ。低未损状态典型的可能表示逻辑零，而高熔断阻抗将表示逻辑一。在已经对每个字线进行此操作并且已经对整个PROM矩阵阵列12进行了编程之后，主熔丝32可被熔断以防止PROM矩阵阵列12再次被重新编程。
一旦已经对PROM 12进行了编程，则可以通过如下操作来重复读出，即，由检测放大器电路34仅施加总线20上的M位地址和总线24上的字使能信号来识别将要读出的存储单元，然后将线36上的读取信号施加给读取控制逻辑电路38以实际读出检测放大器电路34从而在线路40上提供N位数据输出。
存储单元13的更详细的简化视图，即图2，包括选择开关42，诸如NMOS晶体管43和半抗熔丝连接44，诸如上述的薄膜电阻器45或二极管46。如果将二极管用作半熔丝连接，则通过在二极管结上提供相反极性的熔断电压(如，6伏)来实现该连接的“熔断”。传统的二极管型存储器是抗熔丝连接，即它们从开路编程到短路。编程控制逻辑电路可包括三个输入NAND 47栅极，使得当信号中的数据、prog信号和主熔丝使能信号都为高时，输出将为低或零。这使得相关开关(参见图5的14a)，即位线电压源切换电路14中包括的多个开关中的一个将所述位线与Vsup连接。这使得编程电流Iprog流过位线选择器开关14a，然后流过半熔丝连接44和选择开关42，所述位线选择器开关可以是如所示的PMOS晶体管49。所需要的仅是足以熔断半熔丝连接44的相对较小的电流，如2.6ma。虽然在整个说明书中将晶体管示为NMOS和PMOS型的晶体管，但它们也可以是CMOS、双极或任何其它适当的半导体器件。
关于存储单元中的半熔丝连接是未损还是熔断的半熔丝连接状态可使用检测放大器电路来进行检验，所述检测放大器电路包括多个图3的检测电路50，其中每个检测电路50可包括比较电路52和参考单元54。比较电路52将来自存储单元13的存储电流与来自参考单元54的参考电流进行比较。如果存储电流高于参考电流，则表明熔丝仍然是未损的，具有表示逻辑零的典型为1.4kΩ的阻抗。如果参考电流大于存储电流，则表明半熔丝连接已经熔断并且具有表示逻辑一的相对高的阻抗，如30kΩ。比较电路52实际上可包括差分放大器60、电流反射镜62、检测节点64和反相器66。当识别出特定的半熔丝连接存储器13时，流过它的电流在位线16上被传送给差分放大器60，所述差分放大器60包括两个半导体器件或晶体管68和70，所述半导体器件或晶体管的基极被输入电压Vbias偏压。半导体中的一个68与位线16连接，并接收存储器电流，而另一个70与参考单元54连接。参考单元54包括大约介于典型为1.4kΩ的未损阻抗和典型为30kΩ的熔断阻抗之间的缺省阻抗。在该情况下，将所述阻抗选择为是8kΩ。参考单元54还包括选择开关74，其是在特性上与存储单元13中的晶体管42匹配的晶体管。当在选择开关74的栅极处被读取线36上的信号使能时，参考电流流过差分放大器60的另一个半导体70。包括半导体78和80的电流反射镜62对线路82上的存储器电流进行反射，以使得它出现在检测节点64处。如果在检测节点64处的所述反射的存储电流大于来自半导体70的节点64处的参考电流，那么检测节点64将被拉向正供电轨Vsup，从而产生高输入到反相器66，所述反相器66随后产生表示逻辑零的低输出。因此当半熔丝连接44是未损的并且低阻抗的，如1.4kOhm时，所表明的输出为逻辑零。相反，当半熔丝连接44是熔断的并且其电阻相当高，如30kOhm时，在检测节点64处的反射存储电流将小于参考电流，从而检测节点64将被拉向接地轨“agnd”，结果会对反相器66产生低输入，并且其输出因此将被驱动成表示逻辑一的高，该逻辑一表明半熔丝连接处于其高阻抗或熔断状态。
用于所述被一次编程的半熔丝连接存储单元的极限测试可通过使用图4的参考单元54a来实现，除了缺省阻抗之外，该参考单元还具有一个或多个附加的极限测试阻抗。因此，参考单元54a除了包括8kΩ缺省阻抗72和选择开关74之外，还可包括低极限阻抗72a和选择开关74a、高极限(如20kΩ)阻抗72b和选择开关74b、以及短路极限(如0.7kΩ)阻抗72c和短路极限选择开关74c。然后可相对于所述8kΩ阻抗72对半熔丝连接进行测试，以查看该半熔丝连接在过程检验(course verification)中比该8kΩ阻抗更大还是更小。但另一方面可相对于由所述3kΩ参考电阻72a提取(draw)的电流对其进行测试以检验所述低极限，并且/或者相对于由所述20kΩ的高极限阻抗72b提取的电流对其进行测试以检验所述高极限。使用阻抗72、72a和72b的这三个极限测试检验关于在半熔丝连接的初始编程之后其是未损的还是熔断的半熔丝连接状态。
然而，在PROM矩阵12可能在未编程的状态下出厂的情况下，仍然需要对其进行测试以确保所有半熔丝连接都是未损的并且不会因某一处理错误而被短路或开路。为了保证熔丝不被短路，介于未损阻抗1.4kOhm和零或短路之间的0.7kOhm的短路极限阻抗72c被用于将存储值读回存储单元。为了确保熔丝不是开路，使用8kOhm的缺省阻抗72来将存储值读回存储单元。以这种方式使用短路极限阻抗和缺省参考阻抗两者，可以检验未损阻抗实际上是未损的，而不是短路的、开路的或其他受损的。
虽然至此已经示出了在简单的单页(single page)PROM中采用了本发明，但这并不是本发明的必要限制。例如，如图5所示，本发明可用于包括PROM矩阵阵列12a、12b、12c和12d的多页存储器，其中每个PROM矩阵阵列都由位线电压源切换电路14a、14b、14c、14d服务，所述每个位线电压源切换电路可包括主熔丝32a、32b、32c、32d，先前它们已经处在图1的实施例中的程序控制逻辑电路26中。还加入有页地址解码器90，其接收线20b上的M位地址的一部分，并使得可以对所选择的页进行寻址。页地址解码器90还控制位线切换电路92、94、96和98，以便正确地引导来自PROM 12a-d的输出。
本发明还应用于如图6中所示的测试或检验半熔丝连接状态(未损或熔断)的方法。第一步100将对选择的半熔丝连接存储单元和参考单元施加电压。接着，步骤102采用参考单元阻抗，其可以是高阻抗104、缺省阻抗106、低阻抗108或短路阻抗110。这些阻抗中所选择的阻抗与比较电路连接，以在步骤112中将参考单元电流和用于所选阻抗的存储单元电流进行比较。如果选择高阻抗，那么将指明半熔丝连接是否已经被利用高极限而熔断114。如果选择了缺省阻抗，那么将指明它是未损还是熔断的116。如果选择了低极限阻抗，则将指明它在低极限内是否为未损的118，以及如果选择了短路阻抗，则将指明未损的半熔丝连接是否确实为未损的还是可能被短路120。虽然为了便于理解，将所述方法示为通过每次选择如下选项中的任何一个的方式来具体实施这些选项，这些选项为缺省的、低的、高的和短路的极限阻抗，但这并不是必需的限制，例如如果只使用了一个选项，则将不需要选择开关。
一种可在本发明中使用的熔丝连接系统被公开在在前的美国专利申请第10/777337号中，其包括用于多层集成电路142的图7的半熔丝连接系统140，所述多层集成电路142包括布置在第一层146上的有源电路144。层146包括金属一层148。系统140还包括布置在第二层152上的半熔丝连接元件150，所述第二层152具有金属二层154，其适于与金属一层148互连。虽然如图7所示，具有半熔丝连接150的层152被布置在具有有源电路144的层146上，但并不限于此，因为可将具有有源电路144的层146布置在具有半熔丝连接元件150的层152上。导体156在金属一层148和金属二层154之间提供电气互连，并使得在半熔丝连接元件150和有源电路144之间进行电耦合。因此，可将半熔丝连接元件150布置在有源电路144上，并且/或者可将有源电路144布置在半熔丝连接150上，这导致半熔丝连接系统140在集成电路142上利用的芯片空间的量减小。
在如图8A所示的配置中，选择电路160(如，包括诸如NMOS晶体管的晶体管)可与有源电路144和半熔丝连接150连接。可选择的，可将选择电路160与如图8B所示的半熔丝连接元件150和有源电路144耦合。
在在前的美国专利第6246243号中公开了可在本发明中使用的另一种半熔丝连接系统，其包括图9的编程电路210，所述编程电路包括晶体管Q1，即，其电流电路连接在V+和半熔丝连接L1之间的PNP双极晶体管。编程电路210包括触发装置217，其通过在Q1的基极上进行下拉(pull down)直到Q1导通并使编程电流ipr流过L1从而使其从其未损状态转换至其熔断状态来进行操作。电阻器R1优选地连接在Q1的基极和发射极之间，以保证只有当Q1的基极被下拉时才导通Q1。注意，可选择的，其它晶体管类型，包括NPN和FET晶体管，也可被用于提供所需的编程电流。
电流源219以及由晶体管Q2、Q3和Q4组成的、对电流源219的输出进行反射的电流反射镜；Q3和Q4分别产生基本相等的电流iref和idet。参考电流iref被连接至二极管连接的晶体管Q5，晶体管Q5经由阈值电阻Rth而将iref导至返回线。检测电流idet被连接至输出晶体管Q6的电流电路，晶体管Q6的控制输入端与Q5的控制输入端共极连接，以使得Q5和Q6形成电流反射镜；Q6经由半熔丝连接L1将idet导至返回线。Q6和Q4的结形成比较器输出，从该输出中提取阈值检测器的输出(LOGIC OUTPUT(逻辑输出))。
Q5/Q6电流反射镜的增益随着线L1的电阻与Rth的比率而变化。参考电流iref在Rth上产生参考电压，在L1上产生类似的电压。如果L1的电阻小于Rth，则L1中的电流将会大于Rth中的电流，反之亦然。选择Rth以使得其电阻大于未损L1的电阻，但小于熔断L1的电阻。结果，当L1是未损的时，L1中的电流就大于Rth中的电流，以使得Q6会降低(sink)全部检测电流idet并将LOGIC OUTPUT下拉至接地。另一方面，当L1熔断时，其电阻增加并且其电流落至小于Rth中的电流，以使得Q6降低至小于Idet并且LOGIC OUTPUT升至几乎V+。因此，LOGIC OUTPUT值表明L1的状态，根据需要可通过额外的电路(未示出)对其进行读取。
虽然在一些附图中示出了本发明的特定特征，而在其它附图中没有示出，但这仅仅是为了方便，因为可将每个特征与根据本发明的任何或所有其它特征结合。这里使用的用语“包括”、“包含”、“具有”和“带有”将被广义和宽泛地解释，并且不限于任何物理互连。另外，本申请中所公开的任何实施例不应被看作是唯一可能的实施例。
对于本领域技术人员来说，其它实施例是显而易见的，并且这些实施例在所附权利要求的范围内。