改进的动态随机存取存储电路及其方法 本发明涉及集成存储电路，例如动态随机存取存储集成电路(DRAM)、静态存储电路等。更具体地讲，本发明涉及一种改进的动态随机存取存储结构，其中对主数据开关及其连线进行规划，使其在芯片上的占用空间显著地降低。
存储电路，例如动态随机存取存储(DRAM)电路，已经应用于电子设备例如计算机之中。在DRAM电路的设计过程中，一个课题是使其性能达到最大(就延时、功耗和密度等而言)，同时减小集成电路的尺寸以改善性能。在本领域中，存在一种称为穿层(stitched)字线结构的DRAM结构，其中字线是利用介质中间的触点将低阻抗导体(通常由铝或铜等金属制成)和栅极导体部分穿层在一起而构成的。
为了便于讨论，图1示出包括低阻抗导体102和栅极导体部分104的字线部分100。低阻抗导体102，通常由铝或铜或其中一种金属的合金等低阻抗材料制成，安置在栅极导体部分104的上方，并由绝缘层隔离。栅极导体部分104，可以是连续片或分段的，表示连接到存取晶体管栅极的导体，即控制电流流向和流出存储单元的晶体管。为了将低阻抗导体102连接到栅极导体部分104，还示出数个触点或穿层点106。
使用穿层字线结构可以提高切换字线电压的速度，因为速度受作为一个单元的字线RC乘积值的限制。因为形成低阻抗导体102的材料薄层电阻远低于形成栅极导体部分的材料薄层电阻，所以利用低阻抗导体102可以显著地降低电阻(R)，而不会带来额外的电容(C)。由此，可以显著地降低RC乘积的值，提高了字线地切换速度。
尽管使用穿层字线结构可以显著地改善性能，但是为了安置触点106，在DRAM芯片上需要穿层区域。为了进一步详细描述，图2示出样本DRAM电路部分，其中使用了穿层字线结构。现参考图2,DRAM部分200包括存储单元阵列202、204、206和208。在每一阵列中，字线210通常横向配置(即，X方向)，而位线对212基本上垂直于字线配置，即它们通常垂直配置(即，Y方向)。
应当理解，字线(以及其它水平结构)的通常方向是水平的，而在一些DRAM中这种通常方向可以发生局部变化。类似地，尽管位线(以及其它垂直结构)的通常方向是垂直的，也可以发生局部变化。在这些情况下，如所期望的，字线和位线之间的局部互连可以不是完全垂直的，尽管字线的通常方向和位线的通常方向可以形成垂直的局部互连。这样，这里讨论的方向应当从普通概念上理解，而不要将本发明局限于绝对的水平或垂直方向。还应当理解，每条字线210代表一个穿层单元，其中低阻抗导体按照前面讨论的方式穿层到下层栅极导体部分上。尽管在图2中只示出了一些示例性的字线和位线对，还应当理解，阵列可以具有和需要的一样多的字线和位线对。
用于将字线的低阻抗导体穿层到其栅极导体部分的触点(例如图1中的触点106)配置在穿层区域，该区域位于通常沿水平(或X)方向的阵列的附近。参考图2，将低阻抗导体穿层到字线的栅极导体部分的触点位于穿层区域214和216，这两个区域配置在阵列的相邻列之间。
图2的位线对212根据折叠位线结构成对地存在，该结构对于DRAM设计领域的技术人员是熟知的。一般地讲，在折叠位线结构中，两条位线用来检测DRAM存储单元中存储的电荷。在准备读取存储电荷的过程中，将真实和辅助位线充电到预定电平。因为位线与控制存储单元的存取晶体管的栅极相连，升高位线电平可以将存储单元连接到真实位线。存储电荷将提升或者降低真实位线上已经具有的预充电电平。
然后，连接到真实位线和辅助位线的阵列读出放大器比较真实位线和辅助位线的电平(辅助位线没有连接到存储单元，因此其电平没有被存储单元中的电荷改变)。然后，通过附加的电路将比较的结果提供给DRAM电路的管脚，使外部电路能够确定存储在存储单元中的逻辑值。
参考图2，阵列读出放大器配置在阵列读出放大器区域，该区域配置在每个阵列的上方和下方。在图2的实例中，使用了交叉读出放大器结构，其中检测相邻位线对电压的读出放大器位于阵列的相对端。通过实例，读出放大器220，用来检测位线对212a电压，配置在读出放大器区域222。读出放大器224，用来检测相邻位线对212b电压，配置在读出放大器区域226。如图2所示，读出放大器区域222和226配置在阵列202的相对端。交叉读出放大器结构在本领域是众知的，在此将不再详细描述。
使用交叉读出放大器结构的优点是可以相对于位线间距提高读出放大器间距，由此在每个读出放大器区域提供更多的空间制作读出放大器。为了降低每个DRAM电路所需的读出放大器数目，每个读出放大器通常连接两个与之相邻的阵列的两个位线对，并按照需要在两个位线对之间复用。例如，读出放大器220连接到位线对212a和212e，并在这两个位线对之间复用，使读出放大器220同时检测这两个位线对。这样，每个DRAM电路需要的读出放大器数目可以大约减少一半。
如图2所述，通常需要附加电路将阵列读出放大器(例如，图2的读出放大器224)检测到的逻辑状态输出到芯片外的驱动器(它将检测到的逻辑状态提供给DRAM IC的管脚，以便外部请求电路读取)。图3示出上述附加电路的一种实现方法。参考图3，示出一对包括真实位线302和辅助位线304的位线。如前所述，阵列读出放大器可以比较真实位线302和辅助位线304上的电压，以便确定所存取的存储单元存储的电荷(这将改变真实位线302上的电压)。比较结果通过阵列读出放大器306输出到局部数据线308和310。局部数据线308表示真实数据线，局部数据线310表示辅助数据线。
一对主数据开关312和314将局部数据线308和310连接到主数据线316和318。对于局部数据线情况，主数据线316表示真实主数据线，而主数据线318表示辅助主数据线。主数据开关312和314可以由例如n-沟道互补型金属氧化物(CMOS)晶体管实现，尽管也可以利用其它类型的晶体管技术实现。局部数据线308/310和主数据线316/318共同传送阵列区域之外的阵列读出放大器306确定的结果。如图3所示，主数据线316和318是主读出放大器320的输入端，其中主读出放大器比较主数据线316和318上的电压，并将数据输出到R/W数据线322上，以便提供给芯片外的驱动器。
提供主数据开关312和314是有利的，因为多对局部数据线通常连接到任意确定数目的主数据线对。通过适当地控制连接到确定的主数据线对的主数据开关，就有可能选择适宜的局部数据线对连接主数据线对，同时将该主数据线对与其它的局部数据线对去选中(即断开)。这样，可以显著地降低阵列读出放大器(例如阵列读出放大器306)和主读出放大器(例如主读出放大器320)之间的导电通路带来的电容，因为无效局部数据线对没有被选中，因此它们与形成导电通路的主数据线对是断开的。
应当理解，在确定的DRAM电路中可能需要多对局部数据线、主数据线和主数据开关。这样，需要安排和规划图3中的电路，使集成电路上需要的额外空间最小。具体地讲，仍然面临的课题是规划局部数据线、主数据开关、主数据线和这些元件之间的连线，使布局的复杂度和占用的空间减小。
本发明在一个实施方案中涉及具有穿层结构的存储电路，其中存储电路的字线包括穿层到其阻抗高于低阻抗导体的栅极导体部分的低阻抗导体。存储电路包括存储单元阵列，在该阵列上具有通常沿第一方向配置的位线和通常沿基本垂直于第一方向的第二方向配置的字线。存储电路还包括配置在通常沿第一方向的存储单元阵列附近的阵列读出放大器区域。阵列读出放大器区域具有多个与位线相连的阵列读出放大器。存储电路还包括具有将低阻抗导体穿层到栅极导体的触点的穿层区域。穿层区域配置在通常沿第二方向的存储单元阵列附近。还包括一组通常沿第二方向配置且连接到多个阵列读出放大器的局部数据线。还包括一组连接到该组局部数据线的主数据开关。主数据开关配置在穿层区域中的无触点部分，该部分位于通常沿第二方向的阵列读出放大器区域附近。存储电路还包括一组通常沿第一方向配置的主数据线和一组通常沿第二方向配置以便将主数据线组连接到主数据开关组的主线-开关连接器，其中位线组、主数据线组、字线的低阻抗导体、局部数据线组和主线-开关连接器组由存储电路的至少四个不同的导电层制成。
在另一个实施方案中，本发明涉及制备具有穿层结构的存储电路的方法，其中存储电路的字线包括穿层到其阻抗高于低阻抗导体的栅极导体部分的低阻抗导体。该方法包括制作在其上具有通常沿第一方向配置的位线和通常沿垂直于第一方向的第二方向配置的字线的存储单元阵列。该方法还包括提供配置在通常沿第一方向的存储单元阵列附近的阵列读出放大器区域中的多个阵列读出放大器。该多个阵列读出放大器连接到位线。该方法还包括提供具有将低阻抗导体穿层到栅极导体的触点的穿层区域。穿层区域配置在通常沿第二方向的存储单元阵列附近。
还包括提供一组配置在阵列读出放大器区域并且通常沿第二方向的局部数据线。该组局部数据线连接到所述多个阵列读出放大器。还包括提供配置在靠近通常沿第二方向的阵列读出放大器区域的穿层区域的无触点区域内的一组主数据开关。主数据开关组连接到局部数据线组。另外，还包括一组通常沿存储单元阵列中的第一方向配置的主数据线。此外，还包括一组通常沿第二方向以便将主数据线组连接到主数据开关组的主线-开关连接器，其中位线组、主数据线组、字线的低阻抗导体、局部数据线组和主线-开关连接器至少由存储电路中的四层不同的导体层制成。
本发明的这些和其它特点将在本发明的详细描述中，结合附图，在下面详细描述。
依照下面的详细描述并参考附图将很容易理解本发明，其中相同的数字表示相同的结构元件，其中：
图1示出具有穿层字线结构的DRAM的字线部分，包括通过介质中间的触点连接到栅极导体部分的低阻抗导体。
为了进一步详细描述，图2示出示例性的DRAM电路部分，其中使用了穿层字线结构，在层之间包括穿层区域。
图3示出用于传递存储器单元中的存储值到芯片外的导电通路部分，包括局部数据线、主数据开关和主数据线。
图4根据本发明的一个方面，示出DRAM电路部分，其中主数据开关制作在穿层区域中的无触点部分，主线-开关连接器将主数据开关连接到主数据线。
图5根据本发明的一个方面，在示例性的DRAM段中示出局部数据线、主数据线、主数据开关和主线-开关连接器之间的关系。
现参照附图示例的几个优选实施方案详细描述本发明。在下面描述中，为了完全理解本发明，陈述了几个具体细节。然而，对本领域的技术人员应当清楚的是本发明在没有部分或全部具体细节的条件下还是实用的。在其它实例中，为了不使本发明难以理解，没有详细描述公知的结构和/或工艺步骤。
根据本发明的一个方面，优选地认识到，由于没有字线，在穿层区域内存在无穿层点或触点的部分。具体地讲，优选地认识到，穿层区域的无触点部分通常位于读出放大器行附近，即，靠近通常沿水平(或X)方向的每个阵列中的读出放大器区域。此外，优选地认识到，主数据开关可以配置在穿层区域中的无触点部分，以减小芯片上的占用空间。
根据本发明的一个方面，提出一种改进的DRAM结构，其中附加导电层用来容纳主数据线(位于阵列区域和/或穿层区域)和主数据开关(位于穿层区域的无触点部分)之间的接线，以降低布线的复杂度。根据本发明的这个方面，局部数据线可以通常在读出放大器区域沿水平方向(或X)延伸，而主数据线布局在不同的导电层中，通常沿垂直方向(或Y)，至少部分地位于阵列中。为连接主数据线(垂直穿过阵列布置)和主数据开关(配置在穿层区域中的无触点部分)，提供了多个主线-开关连接器，该连接器由另一导电层制成，并且通常沿水平(或X)方向配置。通常，主线-开关连接器配置在穿层区域中。在优选实施方案中，位线、局部数据线、主数据线和主线-开关连接器由DRAM电路中的四个不同的导电层制成。已经发现，这种布局可以显著地降低将主数据开关安置在穿层区域中的无触点部分而带来的布线复杂度。
为了进一步讨论本发明的特点和优点，图4示出DRAM电路部分，包括图2的阵列202、读出放大器区域226和穿层区域216。应当理解，尽管为了简化讨论而在此参照具体的DRAM描述本发明，然而，应当记住，本发明可以应用于各种存储电路，而不仅限于DRAM。考虑到此处的讨论，本领域的技术人员能够在其它类型的存储技术(例如，静态存储)中采用在此描述的技术。
结合图2已经在前面讨论了阵列202、读出放大器区域226和穿层区域216。在读出放大器区域226中，示出一对局部数据线402和404，它们在图4中通常沿水平(或X)方向布置。尽管为了便于讨论而只示出一对局部数据线，应当理解，可以提供多对局部数据线。示出一对通常沿平行于阵列202的位线对212的垂直(或Y)方向布置的主数据线406和408。同样，尽管为了便于讨论而只示出一对主数据线，应当理解，在阵列202中，或者在阵列边缘、或者在靠近阵列中心的位置，可以配置多对主数据线。例如，示例性阵列可以具有配置在阵列中512个位线对和8个主数据线对。
如图4所示，穿层区域216中存在无触点部分420，在其中没有穿层点或触点，因为在读出放大器区域中没有字线穿过。尽管图4没有示出，为便于光刻，在穿层区域(例如穿层区域216)的两侧通常还是具有虚位线。因为虚位线主要是为了确保穿层区域216的存在不会影响环绕有效位线的局部光刻环境，所以这些虚位线是无效的，不需要任何读出放大器。在无触点部分420中，实现了主数据开关422和424。
应当理解，尽管每个阵列可以具有多达四个的无触点部分，给定的无触点部分实际上由相邻阵列共用。因此，DRAM中的无触点部分总数通常小于阵列数的四倍。
每个无穿层点部分的大小决定于给定DRAM电路的详细情况。在一个示例性DRAM电路中，读出放大器区域的高度可以大约为25微米，穿层区域的宽度可以大约为2微米，产生面积大约为50(25×2)平方微米的无触点部分。
局部数据线(例如局部数据线402和404)可以由触点通过将主数据开关的有效区与局部数据线隔离开的绝缘层连接到主数据开关(例如422和424)。为了将主数据开关422和424分别连接到主数据线406和408，根据本发明优选实施方案，提供了通常沿图4中的水平(或X)方向配置的主线-开关连接器426和428。尽管在图4中显示的主线-开关连接器426和428在垂直(或Y)方向偏离局部数据线402和404，这种偏离并不是必须的，因为主线-开关连接器和局部数据线是在不同的导电层中实现的，它们中的一个可以直接覆盖在另一个的上方。然而，为了降低耦合噪声，主线-开关连接器利用DRAM电路上的任何可获得的、适用的导体，如图4所示，在垂直(或Y)方向偏离局部数据线。
在一个实施方案中，位线212、主数据线406和408、局部数据线402和404和主线-开关连接器426和428优选地在DRAM电路的四个不同的导电(例如金属)层上实现。因为主线-开关连接器容纳在与实现位线、主数据线和局部数据线不同的附加导电层中，所以布局复杂度可以显著地降低。优选地(但不是必须的)，主线-开关连接器在邻近用于实现局部数据线的导电层的导电层中实现。例如，位线在第一金属层(M0)中实现，局部数据线可以在M1或者在M2层中实现。主线-开关连接器可以在除M1/M2组之外的其它金属层中实现。在本例中，主数据线在M3层中实现，而字线的低阻抗导体在M1或者在M2层中实现。
图5示出，根据本发明的一个实施方案，示例性DRAM段中的局部数据线、主数据线、主数据开关和主线-开关连接器之间的关系。在图5中，示出示例性DRAM段502，它包括四个层和与之相应的五个读出放大器区域，所有这些均沿垂直(Y)方向配置。示例性DRAM段502可以是包含大量阵列的DRAM单元的一部分。在这种DRAM单元中，DRAM段502可以沿水平(X)方向以及垂直(Y)方向进行复制，形成DRAM单元。
在DRAM段502中，示出十对示例性的局部数据线，每个读出放大器区域具有两对局部数据线。注意，局部数据线对LD0在读出放大器区域1和读出放大器区域5是重复的，局部数据线对LD1也是如此。例如，DRAM段502还可以具有8对主数据线，其中只示出2对(MD0和MD1)。每一对主数据线如前面所讨论的包括真实主数据线和辅助主数据线。主数据开关配置在所示的穿层区域504中的无触点部分。
如图所示，主数据线对MD0通过主数据开关506a/506b和508a/508b连接到两对局部数据线LD0(两对局部数据线与读出放大器区域1和读出放大器区域5相连)。参考主数据开关506a/506b，这些主数据开关通过在图5中沿水平(或X)方向配置的主线-开关连接器514a/514b连接到主数据线MD0。如前所述，主线-开关连接器优选地在阵列读出放大器区域中实现。位线、局部数据线、主数据线和主线-开关连接器优选地在DRAM电路的四个不同导电(例如金属)层中实现，即根据本实施方案在DRAM中具有至少四个导体层。
尽管没有示出，读出放大器区域1和读出放大器区域5中的两对局部数据线LD1通过主数据开关和主线-开关连接器以类似的方式连接到主数据线对MD1。应当理解，其它局部数据线对也可以以类似的方式连接到它们的主数据线。一般地讲，与给定的DRAM单元相连的主数据开关可以配置在与DRAM单元相邻的穿层区域中的一个区域内，配置在与DRAM单元相邻的两个穿层区域内，或者分布在DRAM单元的各个穿层区域内。
如前所述，尽管可以将多对局部数据线连接到一对主数据线，但是可以适当地控制主数据开关，以便只选择有效的局部数据线对，并从有效阵列读出放大器(与用于读取存储电荷的有效位线对相连)和主读出放大器(与芯片外的驱动器相连)之间的导电通路中去选中(由此断开)无效的局部数据线对，以便降低电容，改善性能。
如从前述所知道的，本发明优选地，根据一个方面，允许主数据开关位于穿层区域中的某一部分内，该部分到目前为止还没有用于这一目的。利用具有优势的认识，即在穿层区域中的特定部分内没有穿层点、穿层区域中的这些无触点部分已经存在于DRAM IC上并可以用来实现主数据开关，本发明优选地按照基本上使需要的附加芯片面积最小的方式容纳下主数据开关(因为在读出放大器区域不需要额外空间，而是利用了芯片上的先前未使用的部分，即穿层区域中的无触点部分)。这样，最终IC的总体尺寸可以很小，这提高了DRAM的密度和工作速度，降低了生产成本。
通过将主线-开关连接器容纳在导体层中，该导体层不同于用来实现位线、局部数据线和主数据线的导体层，本发明优选地可以将主数据开关安置在前述的、穿层区域中的无触点部分内，进而允许它们按照使布线复杂度最小的方式连接到垂直延伸的主数据线。这种布线复杂度的降低有助于进一步降低最终DRAMIC的生产成本。
已经按照几个优选实施方案描述了本发明，存在各种属于本发明范围的改变、移置和等效。因此，意图是将下面的附属权利要求解释为使所有这些改变、移置和等效均属于本发明的真正宗旨和范围之内。