说明书一种下行同步系统及方法
技术领域
本发明涉及通信技术领域，特别是涉及基于LTE-TDD下行同步码互相关性 的下行同步系统及方法。
背景技术
目前，常规的无线同频直放站的LTE-TDD系统是应用了多种新技术的第四 代移动通信系统，LTE-TDD系统中，采用了时分同步技术，上、下行链路信号处 于同一频率，通过时分复用的方式区分上行和下行，而且根据不同业务的需要， 还可以灵活配置上下行时隙来改变功率开关切换点，以满足上下行非对称业务 的需求，因此要求系统内的设备在收发上必须同步，否则不能保证上下行通讯 链路的正常建立。
现有技术的LTE-TDD系统的同步方式，主要有包络检波、基带解码、GPS同 步等三种。
包络检波是一种最直接最简单的同步方式。优点：当有信号来时，检波器 检测到信号的能量，当超过预先设定的值时，通过比较器或运放输出控制信号， 完全由硬件产生同步，不需要MCU(微控制器)或FPGA(现场可编程门阵列)。缺 点：控制信号总是滞后于待传输信号，对信号的完整性有一定影响。使用这种 方式时输入的LTE-TDD信号必须有足够的强度，而且整个判断时间Δt要小于1 个码片的时间，否则将严重影响传输质量，引起输出信号的削波，峰值矢量误 差恶化。此种方式对于语音通信是可以的，但是对于高速率的数据通信难以成 功。
基带解码是类似于终端的同步，及解调出LTE-TDD信号的同步子帧内容， 通过对同步字的判读出同步字的起始或终了位置，在本地产生和同步字同步的 信号作为帧同步信号。首先，对接受到的LTE-TDD信号进行初同步，就是利用 能量检测等方式获得下行同步的大概位置。然后对同步子帧内容部分进行解调， 由于同步子帧内容部分编码相对于其他时隙来说是很简单的，而且在同步子帧 内容部分的扩频码是相对固定的。因此对该部分时隙的解调容易实现。对于完 成解调的同步子帧内容信号，其中包含了下行同步字，利用同步字的相关性， 使用本地预知的同步字和解调得到的码段进行运算，得到下行同步字的中心位 置。其优点是可以实现位同步，同步精度高；缺点是对射频信号接受灵敏度不 高，实现复杂，成本高。
GPS同步是直放站通过对GPS的秒脉冲分频或倍频使其转换成5ms信号， 使直放站获得与基站相同的基准起点。当GPS不具备授时功能时，可以采用本 地时钟(LO)，本地时钟是为了MCU(微控制器)可以获得准确的收发时隙控制， 用来产生5ms内的两次切换控制信号，以保持长时间同步或GPS信号不稳定时 自主同步。当选择的GPS具有授时功能时，本地时钟可以不要，而直接使用MCU (微控制器)内部的计数或计时器产生帧内的转换点。无论使用高稳定的外部时 钟还是MCU(微控制器)内部的计数器，当收到GPS发出的5ms信号时，都要和这 个5ms信号同步，及复位计时或计数装置。目前LTE-TDD系统大多使用这种方 式。其优点是算法简单，同步精度高；缺点是对射频信号接受灵敏度不高，实 现复杂，GPS需单独架设，成本高。
因此，本公司于申请公布日为2012.05.09、申请公布号CN102447509A的 发明专利，公开了一种TD-SCDMA直放站的基于下行同步码自相关性的下行同步 系统及方法，该系统包括第一天线、第二天线、第一TD上下行切换开关、第二 TD上下行切换开关、模数转换处理单元、第一复混频处理单元、数字下变频处 理单元、TD下行同步处理单元、TD上下行切换控制单元、数字上变频处理单 元、第二复混频处理单元、数模转换处理单元和功放模块，通过TD下行同步 处理单元对下行同步码进行自相关性处理，来得到对上下行切换开关的控制信 号，再通过对上下行切换开关的控制从而实现上下行链路的选择。
该专利中，TD-SCDMA为下行主同步码其实就在0和1中间取值。而LTE-TDD 的下行主同步码和辅同步码是频域上的Zadoff-Chu序列产生，但是这个序列产 生的是一堆复数，就不能够简单的对接收到的信号进行硬判决然后和本地同步 码进行互相关，因为已经不是0和1码了。这个时候，我们需要对接收到的数 据进行归一化，用归一化的数据和本地的下行主同步码和辅同步码进行互相关 运算，才能得到相应的峰值。另外，TD-SCDMA直放站的基于下行同步码自相关 性的下行同步系统及方法与LTE-TDD下行同步系统及方法的应用系统不一样， 两者的信号的产生方式不一样，所以导致了两者对天线接收的数据进行的处理 不一样。而TD-SCDMA采用的是并行的处理方式，占用了太多FPGA的逻辑资源， 大大增加了成本。
发明内容
本发明所要解决的技术问题是，提供一种成本低、同步精度高的基于 LTE-TDD下行同步码的互相关性的LTE-TDD下行同步系统及方法，该同步系统及 方法采用互相关技术来进行下行同步时刻的判断，进而对LTE-TDD上下行切换 开关进行控制，从而有效地解决LTE-TDD微型直放站的收发天线的开关切换。
为了解决上述技术问题，本发明所采用的技术方案是，一种基于LTE-TDD 下行同步码互相关性的下行同步系统，包括：
第一天线，用于实现与基站之间的信号的双向传输；
第二天线，用于实现与移动终端之间的信号的双向传输；
第一LTE-TDD上下行切换开关，用于实现信号连通方式的切换；
第二LTE-TDD上下行切换开关，用于实现信号连通方式的切换；
一模数转换处理单元，其用于将模拟中频信号数字化；
第一复混频处理单元，其用于产生所需频率并进行信道混频；
一数字下变频处理单元，其用于信道抽取与滤波；
一LTE-TDD下行同步处理单元：其用于对下行信号进行同步处理，以判断 下行同步时刻；
一LTE-TDD上下行切换控制单元：根据下行同步时刻，对第一天线和第二 天线进行开关控制以实现信号连通方式的切换；
一数字上变频处理单元，其用于将低速率基带信号上变频至中频；
第二复混频处理单元，其用于产生所需频率并进行信道混频；
一数模转换处理单元，其用于将数字中频信号转为模拟输出；
其中，上述模块的连接关系如下：第一天线和第二天线的信号接收端分别 接至第一LTE-TDD上下行切换开关的信号输入端，以将第一天线和第二天线所 接收的天线信号传输给第一LTE-TDD上下行切换开关；第一天线和第二天线的 信号发送端分别接至第二LTE-TDD上下行切换开关的信号输出端，以将第二 LTE-TDD上下行切换开关输出的信号通过第一天线或第二天线发送出去；第一 LTE-TDD上下行切换开关的输出端接模数转换处理单元的输入端；模数转换处理 单元的输出端接至第一复混频处理单元的输入端；第一复混频处理单元的输出 端接数字下变频处理单元的输入端；数字下变频处理单元的输出端接LTE-TDD 下行同步处理单元的输入端和数字上变频处理单元的输入端；数字上变频处理 单元的输出端接第二复混频处理单元的输入端；第二复混频处理单元的输出端 接数模转换处理单元的输入端；数模转换处理单元的输出端接第二LTE-TDD上 下行切换开关的输入端；LTE-TDD下行同步处理单元的输出端接LTE-TDD上下行 切换控制单元的输入端；LTE-TDD上下行切换控制单元的输出端分别接第一 LTE-TDD上下行切换开关的控制端和第二LTE-TDD上下行切换开关的控制端， LTE-TDD上下行切换控制单元向第一LTE-TDD上下行切换开关和第二LTE-TDD上 下行切换开关输出控制信号，控制第一LTE-TDD上下行切换开关和第二LTE-TDD 上下行切换开关的切换动作。
另外，数模转换处理单元和第二LTE-TDD上下行切换开关之间还设有功放 模块，具体的，数模转换处理单元的输出端接功放模块的输入端，功放模块的 输出端接第二LTE-TDD上下行切换开关的输入端。该功放模块用于实现功率放 大。
进一步的，所述的数字下变频处理单元由一个CIC滤波器、一个补偿滤波 器和一个基带成型滤波器构成，CIC滤波器的输入接第一复混频处理单元的输 出，CIC滤波器的输出接补偿滤波器的输入，补偿滤波器的输出接基带成型滤波 器的输入，基带成型滤波器的输出接LTE-TDD下行同步处理单元的输入。其中 CIC滤波器进行16倍抽取，第二级的补偿滤波器进行4倍抽取，最后的基带成 型滤波器RRC用于基带成型，无抽取；需要注意的是，信号在经过CIC的16倍 抽取之后，对于LTE-TDD而言，带内边沿会被衰减，此时需要一个补偿滤波器 来补偿3.84M的带内衰减，使之平坦。
进一步的，所述的数字上变频处理单元由第二补偿滤波器和第二CIC滤波 器构成，第二补偿滤波器的输入接数字下变频处理单元的输出，第二补偿滤波 器的输出接第二CIC滤波器的输入，第二CIC滤波器的输出接第二复混频处理 单元的输入。
其中，该LTE-TDD下行同步处理单元包括：
第一计数器模块，其用于控制移位寄存器模块的输出；
一移位寄存器模块，其输入端接于数字下变频处理单元的输出端和第一计 数器模块的输出端；该移位寄存器模块的地址可读，其至少包括用于存储数字 下变频处理单元的I路数据的第一移位寄存器模块，以及用于存储数字下变频 处理单元的Q路数据的第二移位寄存器模块，其中，I路数据和Q路数据各为 64个；
第二计数器模块，用于控制LTE-TDD下行同步码存储模块的输出；
一LTE-TDD下行同步码存储模块，其输入端接于第二计数器模块的输出端； 其至少包括存储下行主同步码的第一LTE-TDD下行同步码存储模块，和存储下 行辅同步码的第二LTE-TDD下行同步码存储模块，其中，下行主同步码和下行 辅同步码用于互相关；
复数乘法器模块，其输入端接于移位寄存器模块的输出端和LTE-TDD下行 同步码存储模块的输出端，其用于进行复数乘法运算；其中，复数是指：天线 接收到的数据通过下变频到零中频分为I、Q两路数据，I路数据为该复数的实 部，Q路数据为该复数的虚部；
一累加器模块，其输入端接于复数乘法器模块的输出端，用于对移位寄存 器模块和LTE-TDD下行同步码存储模块中的实部数据和虚部数据分别进行累加 处理并输出端累加结果；
一绝对值模块，其输入端接于累加器模块的输出端，用于对累加器模块输 出的累加结果进行取绝对值运算；
一加法器模块，其输入端接于绝对值模块的输出端，用于将绝对值模块输 出的I路数据和Q路数据相加，得到互相关的结果；
一下行同步判定模块，其输入端接于加法器模块的输出端，将加法器模块 输出的互相关结果与预设的门限值比较，并输出判断结果。具体的，所述下行 同步判定模块具体包括：判断该时刻是否为下行主同步时刻的主同步时刻判断 单元，从3个下行主同步码中选择处最同步码次数最多的主同步码的主同步码 选择单元，根据主同步码选择单元选择的主同步码判断下行辅同步时刻的辅同 步时刻判断单元，以及查找下行辅同步码的辅同步码查找单元，所述主同步时 刻判断单元、主同步码选择单元、辅同步时刻判断单元和辅同步码查找单元顺 次电连接。其处理过程如下：将加法器模块输出的互相关结果与预设的门限值 比较，首先判断该时刻是否为下行主同步时刻，一共有3个下行主同步码，选 择出同步码次数最多的一个主同步码进行下行辅同步时刻判断，判断出真正的 下行辅同步码。其中，判断下行主同步时刻是根据如下判断的：当互相关结果 大于预设的门限值，则该时刻为下行主同步时刻。
上述模块的连接关系如下：第一移位寄存器模块的输入端连接数字下变频 处理单元的输出端，用于接收并存储数字下变频处理单元的输出数据，第二移 位寄存器模块的输入端连接第一计数器模块的输出端，读取移位寄存器模块的 数据并且输出；第一移位寄存器模块和第二移位寄存器模块连接至复数乘法器 模块的输入端；第二计数器模块的输出端接LTE-TDD下行同步码存储模块，控 制LTE-TDD下行同步码存储模块的输出；LTE-TDD下行同步码存储模块的输出端 连接复数乘法器模块的输入端；复数乘法器模块的输出端连接累加器模块的输 入端；累加器模块的输出端接绝对值模块的输入端；绝对值模块的输出端接加 法器模块的输入端；加法器模块的输出端接下行同步判定模块的输入端，下行 同步判定模块输出判定结果。
本发明基于LTE-TDD下行同步码的互相关性进行LTE-TDD下行同步的方法， 包括如下过程：
过程1：将第一天线或第二天线所接收的天线信号传输至模数转换处理单 元；通过模数转换处理单元将模拟中频信号转化为数字中频信号；通过第一复 混频处理单元对该数字中频信号进行信道混频处理，将信号频谱搬移至零中频； 通过数字下变频处理单元进行数字下变频处理；再通过数字上变频处理单元进 行数字上变频处理，将数据速率恢复到原始数据率；通过第二复混频处理单元 进行信道混频处理，将频谱搬回中频信号中心频点；通过数模转换处理单元再 将数字信号转化为模拟信号；将数模转换处理单元得到的模拟信号经由第一天 线或第二天线发送出去；
过程2：在模数转换处理单元和第一天线之间设置上下行转换点，记为第一 LTE-TDD上下行切换开关，在数模转换处理单元和第二天线之间设置上下行转换 点，记为第二LTE-TDD上下行切换开关；
过程3：根据数字下变频处理单元的输出结果，LTE-TDD下行同步处理单元 利用LTE-TDD下行主同步码和辅同步码的互相关性来判断LTE-TDD下行同步时 刻；
过程4：LTE-TDD上下行切换控制单元根据LTE-TDD下行同步处理单元的判 断结果，控制第一LTE-TDD上下行切换开关和第二LTE-TDD上下行切换开关的 切换动作，也即控制上下行转换点的切换；
其中，过程3中的所述LTE-TDD下行同步处理单元及其它硬件同上述系统 中的描述。
本发明采用上述方法和系统，通过LTE-TDD下行同步处理单元对下行同步 码进行互相关性处理，来得到对上下行切换开关的控制信号，再通过对第一 LTE-TDD上下行切换开关和第二LTE-TDD上下行切换开关的控制从而实现上下行 链路的选择。该系统及方法具有实现容易，成本低的特点。其中，LTE-TDD的下 行主同步码和辅同步码是频域上的Zadoff-Chu序列产生，但是这个序列产生的 是一堆复数，就不能够简单的对接收到的信号进行硬判决然后和本地同步码进 行互相关，本发明对接收到的数据进行归一化，用归一化的数据和本地的下行 主同步码和辅同步码进行互相关运算，最后得到相应的峰值。LTE-TDD的下行主 同步码同步只有三组，而每一组下行主同步码对应的下行辅同步码有168组， 根据协议，在没有下行主同步码的频率上一定没有下行辅同步码，那么我们扫 频的时候先进行下行主同步码同步，然后只在有下行主同步码同步的频率上进 行下行辅同步码同步，可以减少扫频的时间，提高工作效率。另外，本专利中， 硬件电路上晶振用122.88M的时钟替换61.44M的时钟，在程序中，原来采用 61.44M的时钟，现在改为用122.88M，该提高时钟频率的方式大大减少了占用 的FPGA的逻辑资源，可以减少成本。
附图说明
图1是本发明的原理框图；
图2是本发明的实施例的LTE-TDD下行同步处理单元的原理框图；
图3是本发明的数字下变频处理单元的原理框图；
图4是本发明的数字上变频处理单元的原理框图。
具体实施方式
现结合附图和具体实施方式对本发明进一步说明。
首先简单介绍一下本发明用到的I、Q信号：最早通讯是模拟通讯，假设载 波为cos(a)，信号为cos(b)，那么通过相成频谱搬移，就得到了:
cos(a)*cos(b)=1/2[cos(a+b)-cos(a-b)]
这样在a载波下产生了两个信号，a+b和a-b,而对于传输来说，其实只需 要一个信号即可，也就是说两者选择一个即可，另外一个没用，需要滤掉。但 实际上滤波器是不理想的，很难完全滤掉另外一个，所以因为另外一个频带的 存在，浪费了很多频带资源。
进入数字时代后，在某一个时刻传输的只有一个信号频率，比如0，假设为 900MHz，1假设为901MHz，一直这两个频率在变化而已，并且不可能同时出现。 这个不同于模拟通讯信号，比如电视机，信号的频带就是6.5MHz。还有一个严 重的问题，就是信号频带资源越来越宝贵，不能再像模拟一样这么简单的载波 与信号相乘，导致双边带信号。
大家最希望得到的，就是输入a信号和b信号，得到单一的a+b或者a－b 即可。基于此目的，我们就把这个公式展开：
cos(a－b)＝cos(a)cos(b)＋sin(a)sin(b)
这个公式清楚的表明，只要把载波a和信号b相乘，之后他们各自都移相 90度相乘，之后相加，就能得到a-b的信号了。这个在数字通讯，当前的半导 体工艺完全可以做到：1.数字通讯，单一时间只有一个频点，所以可以移相90 度。2.相加器、相乘器技术很容易实现。
由于I就是cos(b)，Q就是sin(b)，对这两个信号进行组合：
cos(b),sin(b)
cos(b),-sin(b)
-cos(b),sin(b)
-cos(b),-sin(b)
这个就是IQ信号的四相调制了。
下面具体来阐述本发明的方案，本发明的思路是通过LTE-TDD下行同步处 理单元对下行同步码进行互相关性处理，来得到对上下行切换开关的控制信号， 再通过对LTE-TDD上下行切换开关的控制从而实现上下行链路的选择。
具体的，如图1所示，一种基于LTE-TDD下行同步码互相关性的下行同步 系统，包括：
第一天线，用于实现与基站之间的信号的双向传输；
第二天线，用于实现与移动终端之间的信号的双向传输；
第一LTE-TDD上下行切换开关，用于实现信号连通方式的切换；
第二LTE-TDD上下行切换开关，用于实现信号连通方式的切换；
一模数转换处理单元，其用于将模拟中频信号数字化；
第一复混频处理单元，其用于产生所需频率并进行信道混频；
一数字下变频处理单元，其用于信道抽取与滤波；如图3所示，该数字下 变频处理单元由一个CIC滤波器、一个补偿滤波器和一个基带成型滤波器构成， CIC滤波器的输入接第一复混频处理单元的输出，CIC滤波器的输出接补偿滤波 器的输入，补偿滤波器的输出接基带成型滤波器的输入，基带成型滤波器的输 出接LTE-TDD下行同步处理单元的输入。其中CIC滤波器进行16倍抽取，第二 级的补偿滤波器进行4倍抽取，最后的基带成型滤波器RRC用于基带成型，无 抽取；需要注意的是，信号在经过CIC的16倍抽取之后，对于LTE-TDD而言， 带内边沿会被衰减，此时需要一个补偿滤波器来补偿3.84M的带内衰减，使之 平坦。
一LTE-TDD下行同步处理单元：其用于对下行信号进行同步处理，以判断 下行同步时刻；
一LTE-TDD上下行切换控制单元：根据下行同步时刻，对第一天线和第二 天线进行开关控制以实现信号连通方式的切换；
一数字上变频处理单元，其用于将低速率基带信号上变频至中频；如图4 所示，该数字上变频处理单元由第二补偿滤波器和第二CIC滤波器构成，第二 补偿滤波器的输入接数字下变频处理单元的输出，第二补偿滤波器的输出接第 二CIC滤波器的输入，第二CIC滤波器的输出接第二复混频处理单元的输入。
第二复混频处理单元，其用于产生所需频率并进行信道混频；
一数模转换处理单元，其用于将数字中频信号转为模拟输出；
其中，上述模块的连接关系如下：第一天线和第二天线的信号接收端分别 接至第一LTE-TDD上下行切换开关的信号输入端，以将第一天线和第二天线所 接收的天线信号传输给第一LTE-TDD上下行切换开关；第一天线和第二天线的 信号发送端分别接至第二LTE-TDD上下行切换开关的信号输出端，以将第二 LTE-TDD上下行切换开关输出的信号通过第一天线或第二天线发送出去；第一 LTE-TDD上下行切换开关的输出端接模数转换处理单元的输入端；模数转换处理 单元的输出端接至第一复混频处理单元的输入端；第一复混频处理单元的输出 端接数字下变频处理单元的输入端；数字下变频处理单元的输出端接LTE-TDD 下行同步处理单元的输入端和数字上变频处理单元的输入端；数字上变频处理 单元的输出端接第二复混频处理单元的输入端；第二复混频处理单元的输出端 接数模转换处理单元的输入端；数模转换处理单元的输出端接第二LTE-TDD上 下行切换开关的输入端；LTE-TDD下行同步处理单元的输出端接LTE-TDD上下行 切换控制单元的输入端；LTE-TDD上下行切换控制单元的输出端分别接第一 LTE-TDD上下行切换开关的控制端和第二LTE-TDD上下行切换开关的控制端， LTE-TDD上下行切换控制单元向第一LTE-TDD上下行切换开关和第二LTE-TDD上 下行切换开关输出控制信号，控制第一LTE-TDD上下行切换开关和第二LTE-TDD 上下行切换开关的切换动作。具体的，FPGA器件有两个管脚连接到这两个开关， 当管脚1输出低电平，当管脚2输出高电平，为下行导通，当管脚2输出低电 平，当管脚1输出高电平，为上行导通。
另外，数模转换处理单元和第二LTE-TDD上下行切换开关之间还设有功放 模块，具体的，数模转换处理单元的输出端接功放模块的输入端，功放模块的 输出端接第二LTE-TDD上下行切换开关的输入端。该功放模块用于实现功率放 大。
其中，该LTE-TDD下行同步处理单元包括：
第一计数器模块，其用于控制移位寄存器模块的输出；
一移位寄存器模块，其输入端接于数字下变频处理单元的输出端和第一计 数器模块的输出端；该移位寄存器模块的地址可读，其至少包括用于存储数字 下变频处理单元的I路数据的第一移位寄存器模块，以及用于存储数字下变频 处理单元的Q路数据的第二移位寄存器模块，其中，I路数据和Q路数据各为 64个；
第二计数器模块，用于控制LTE-TDD下行同步码存储模块的输出；
一LTE-TDD下行同步码存储模块，其输入端接于第二计数器模块的输出端； 其至少包括存储下行主同步码的第一LTE-TDD下行同步码存储模块，和存储下 行辅同步码的第二LTE-TDD下行同步码存储模块，其中，下行主同步码和下行 辅同步码用于互相关；下行主同步码和下行辅同步码可根据协议规定数学推导 得出；
复数乘法器模块，其输入端接于移位寄存器模块的输出端和LTE-TDD下行 同步码存储模块的输出端，其用于进行复数乘法运算；其中，复数是指：天线 接收到的数据通过下变频到零中频分为I、Q两路数据，I路数据为该复数的实 部，Q路数据为该复数的虚部；
一累加器模块，其输入端接于复数乘法器模块的输出端，用于对移位寄存 器模块和LTE-TDD下行同步码存储模块中的实部数据和虚部数据分别进行累加 处理并输出端累加结果；其中，我们进行数学推导的时候，I路数据为实部，Q 路数据为虚部；
一绝对值模块，其输入端接于累加器模块的输出端，用于对累加器模块输 出的累加结果进行取绝对值运算；
一加法器模块，其输入端接于绝对值模块的输出端，用于将绝对值模块输 出的I路数据和Q路数据相加，得到互相关的结果；
一下行同步判定模块，其输入端接于加法器模块的输出端，将加法器模块 输出的互相关结果与预设的门限值比较，并输出判断结果。具体的，所述下行 同步判定模块具体包括：判断该时刻是否为下行主同步时刻的主同步时刻判断 单元，从3个下行主同步码中选择处最同步码次数最多的主同步码的主同步码 选择单元，根据主同步码选择单元选择的主同步码判断下行辅同步时刻的辅同 步时刻判断单元，以及查找下行辅同步码的辅同步码查找单元，所述主同步时 刻判断单元、主同步码选择单元、辅同步时刻判断单元和辅同步码查找单元顺 次电连接。其处理过程如下：将加法器模块输出的互相关结果与预设的门限值 比较，首先判断该时刻是否为下行主同步时刻，一共有3个下行主同步码，选 择出同步码次数最多的一个主同步码进行下行辅同步时刻判断，判断出真正的 下行辅同步码。其中，判断下行主同步时刻是根据如下判断的：当互相关结果 大于预设的门限值，则该时刻为下行主同步时刻。
上述模块的连接关系如下：第一移位寄存器模块的输入端连接数字下变频 处理单元的输出端，用于接收并存储数字下变频处理单元的输出数据，第二移 位寄存器模块的输入端连接第一计数器模块的输出端，读取移位寄存器模块的 数据并且输出；第一移位寄存器模块和第二移位寄存器模块连接至复数乘法器 模块的输入端；第二计数器模块的输出端接LTE-TDD下行同步码存储模块，控 制LTE-TDD下行同步码存储模块的输出；LTE-TDD下行同步码存储模块的输出端 连接复数乘法器模块的输入端；复数乘法器模块的输出端连接累加器模块的输 入端；累加器模块的输出端接绝对值模块的输入端；绝对值模块的输出端接加 法器模块的输入端；加法器模块的输出端接下行同步判定模块的输入端，下行 同步判定模块输出判定结果。
作为一个具体实施例，LTE-TDD下行同步处理单元的模块框图如图2所示， 地址可读的移位寄存器模块设有两个输入端口和一个输出端口，其中一个输入 端口设定为有用信号的输入端，并连接至数字下变频处理单元的输出端，用于 接收数字下变频处理单元的输出数据，并且存储在位寄存器模块中；另一个输 入端口连接第一计数器模块的输出端，以第一计数器模块的输出的值作为地址， 读取移位寄存器模块的数据并且输出；地址可读的移位寄存器模块的输出端口 接至复数乘法器模块；第二计数器模块的输出端接LTE-TDD下行同步码存储模 块，控制LTE-TDD下行同步码存储模块的输出端；LTE-TDD下行同步码存储模块 的输出端接复数乘法器模块；复数乘法器模块的输出端进行累加处理并输出端 累加结果；累加器模块的输出端接绝对值模块，对输入端信号进行取绝对值运 算；绝对值模块的输出端接加法器模块的输入端，对I，Q两路信号相加，得到 互相关的结果；加法器模块的输出端接下行同步判定模块的输入端，用互相关 的结果和设定的门限值比较，判断改时刻是否为下行同步时刻，当是下行同步 时刻时候，判断出下行同步码是哪一路下行主同步码和辅同步码。
该LTE-TDD下行同步处理单元工作流程如下：首先将数字下变频接收到的I 路数据和Q路数据分别存入两个移位寄存器模块，用计数器1读取移位寄存器 模块的数据，用计数器2分别读取实部虚部存储表的同步码数据，经过复数乘 法器的实部虚部数据分别经过累加器累加64次，得到64个输入数据实部虚部 结果。经过绝对值相加的运算后与设定的门限值比较，大于等于门限值时，表 示该时刻是下行同步时刻，下于门限值表示该时刻不是下行同步时刻。
在LTE-TDD微型直放站系统中，开机时，首先将LTE-TDD上下行切换开关1 设置为输入下行信号，即天线1接收来自基站的下行信号，LTE-TDD上下行切换 开关2设置为输出下行信号，即天线2发射来自基站的下行信号,模拟中频信号 经过ADC转化为数字信号进入FPGA，数字信号经过NCO进行混频搬移到零中频， 再经过数字下变频转化为基带信号。基带信号一路送入LTE-TDD下行同步处理 单元，判断该时刻是否是下行同步时刻，结果送入LTE-TDD上下行切换控制单 元。上下行切换控制单元根据下行同步时刻判断下一帧数据的上下行切换时刻， 当输入信号为下行信号时，天线1为接收天线，天线2为发射天线，当输入为 上行信号时，天线2为接收天线，天线1为发射天线。采用两根天线可以保证 接收发射信号的隔离度满足要求。
另外，本发明的晶振使用122.88M的时钟，在程序中，采用122.88M的时 钟。
本发明的基于LTE-TDD下行同步码互相关性的下行同步方法，包括如下过 程：
过程1：将第一天线或第二天线所接收的天线信号传输至模数转换处理单 元；通过模数转换处理单元将模拟中频信号转化为数字中频信号；通过第一复 混频处理单元对该数字中频信号进行信道混频处理，将信号频谱搬移至零中频； 通过数字下变频处理单元进行数字下变频处理；再通过数字上变频处理单元进 行数字上变频处理，将数据速率恢复到原始数据率；通过第二复混频处理单元 进行信道混频处理，将频谱搬回中频信号中心频点；通过数模转换处理单元再 将数字信号转化为模拟信号；将数模转换处理单元得到的模拟信号经由第一天 线或第二天线发送出去；
过程2：在模数转换处理单元和第一天线之间设置上下行转换点，记为第一 LTE-TDD上下行切换开关，在数模转换处理单元和第二天线之间设置上下行转换 点，记为第二LTE-TDD上下行切换开关；
过程3：根据数字下变频处理单元的输出结果，LTE-TDD下行同步处理单元 利用LTE-TDD下行主同步码和辅同步码的互相关性来判断LTE-TDD下行同步时 刻；
过程4：LTE-TDD上下行切换控制单元根据LTE-TDD下行同步处理单元的判 断结果，控制第一LTE-TDD上下行切换开关和第二LTE-TDD上下行切换开关的 切换动作，也即控制上下行转换点的切换。
该方法还包括对数模转换处理单元输出的数据进行功率放大处理的过程。
其中，所述下行同步判定模块具体包括：判断该时刻是否为下行主同步时 刻的主同步时刻判断单元，从3个下行主同步码中选择处最同步码次数最多的 主同步码的主同步码选择单元，根据主同步码选择单元选择的主同步码判断下 行辅同步时刻的辅同步时刻判断单元，以及查找下行辅同步码的辅同步码查找 单元，所述主同步时刻判断单元、主同步码选择单元、辅同步时刻判断单元和 辅同步码查找单元顺次电连接。
所述的数字下变频处理单元由一个CIC滤波器、一个补偿滤波器和一个基 带成型滤波器构成，CIC滤波器的输入接第一复混频处理单元的输出，CIC滤波 器的输出接补偿滤波器的输入，补偿滤波器的输出接基带成型滤波器的输入， 基带成型滤波器的输出接LTE-TDD下行同步处理单元的输入。所述的数字上变 频处理单元由第二补偿滤波器和第二CIC滤波器构成，第二补偿滤波器的输入 接数字下变频处理单元的输出，第二补偿滤波器的输出接第二CIC滤波器的输 入，第二CIC滤波器的输出接第二复混频处理单元的输入。
下面进行下行主同步码和下行辅同步码的推导（该推导为本领域的技术人 员所熟知）。其中，根据LTE协议，3路下行主同步码du(n)的生成公式如下：
d u ( n ) = e - j πun ( n + 1 ) 63 n = 0,1 , . . . , 30 e - j πu ( n + 1 ) ( n + 2 ) 63 n = 31,32 , . . . , 61 ]]>
主同步码 u
0 25
1 29
2 34
。
其中，du(n)为下行主同步码，u是根据公式产生三组下行主同步码的时候对应 的固定参数。
下面所有的推导公式都是纯数学意义上的推导，所有的字母只是作为符号， 方便推导，没有任何物理意义，都是为了得到最后的下行主同步码和辅同步码。 根据LTE协议，504路（每一组下行主同步码对应168组下行辅同步码，所以有 504组下行辅同步码）子帧0协议规定下行辅同步码的生成公式如下：
d ( 2 n ) = s 0 ( m 0 ) ( n ) c 0 ( n ) ]]>
d ( 2 n + 1 ) = s 1 ( m 1 ) ( n ) c 1 ( n ) z 1 ( m 0 ) ( n ) ]]>
当0≤n≤30时，m0和m1生成公式如下：（按照数学惯例，mod31是对31取 模，例如41mod31结果为10，其实就是取余数）
m0=m′mod31
其中 N ID ( 1 ) ∈ { 0,1,2 . . . , 167 } ; ]]>
s 0 ( m 0 ) ( n ) = s ~ ( ( n + m 0 ) mod 31 ) ]]>
s 1 ( m 1 ) ( n ) = s ~ ( ( n + m 1 ) mod 31 ) ]]>
其中 s ~ ( i ) = 1 - 2 x ( i ) , 0 ≤ i ≤ 30 , ]]>其中x(i)生成公式如下：
x ( i ‾ + 5 ) = ( x ( i ‾ + 2 ) + x ( i ‾ ) ) mod 2,0 ≤ i ‾ ≤ 25 ]]>
初始条件x(0)=0,x(1)=0,x(2)=0,x(3)=0,x(4)=1。
扰码序列c0(n)和c1(n)生成公式如下：
c 0 ( n ) = c ~ ( ( n + N ID ( 2 ) ) mod 31 ) ]]>
c 1 ( n ) = c ~ ( ( n + N ID ( 2 ) + 3 ) mod 31 ) ]]>
其中生成公式如下：
c ~ ( i ) = 1 - 2 x ( i ) , 0 ≤ i ≤ 30 ]]>
其中x(i)生成公式如下：
x ( i ‾ + 5 ) = ( x ( i ‾ + 3 ) + x ( i ‾ ) ) mod 2,0 ≤ i ‾ ≤ 25 ]]>
初始条件x(0)=0,x(1)=0,x(2)=0,x(3)=0,x(4)=1. 生成公式如下
z 1 ( m 0 ) ( n ) = z ~ ( ( n + ( m 0 mod 8 ) ) mod 31 ) ]]>
生成公式如下
z ~ ( i ) = 1 - 2 x ( i ) , 0 ≤ i ≤ 30 , ]]>
其中x(i)生成公式如下：
x ( i ‾ + 5 ) = ( x ( i ‾ + 4 ) + x ( i ‾ + 2 ) + x ( i ‾ + 1 ) + x ( i ‾ ) ) mod 2,0 ≤ i ‾ ≤ 25 ]]>
将主同步码和辅同步码存入存储器。
采用下列公式求互相关：
MUXI1(n)=I(n)*I1(n)+Q(n)*Q1(n) (1)
MUXQ1(n)=I1(n)*Q(n)-I(n)*Q1(n) (2)
其中N=64，MUXI1表示输入端信号与下行同步码互相关的实部结果，MUXQQ1 表示输入端信号与下行同步码互相关的虚部结果。
ACCUI 1 = Σ n = 1 N MUXI 1 ( n ) ]]>
ACCUQ 1 = Σ n = 1 N MUXQ 1 ( n ) ]]>
用SQI表示ACCUI1取绝对值的结果，
用SQQ表示ACCUQ取绝对值的结果，那么有下列公式：
SQI=|ACCUI1|
SQQ=|ACCUQ1|
ADDIQ=SQI+SQQ
设定下行辅同步码到达时互相关的门限值为THR，那么当ADDIQ≥THR时， 表示该时刻是下行辅同步码到达时刻，OUT输出端为1，当ADDIQ<THR时，表 示该时刻不是下行辅同步码到达时刻，OUT输出端为0。
设定下行辅同步码到来的时刻为t，设定数据经过模数转换处理单元，第一 复混频处理单元，数字下变频处理单元，LTE_TD下行同步处理单元的时间为t1， 因为LTE_TD每一帧数据时长为10ms，设定下一帧数据的上下行第一转换点的时 刻为t2，那么t2可以按下列公式计算：
t2=t-t1+gp_half
其中gp_half为LTE_TD上下行同步码之间保护时隙时间的一半。
设定相应的上下行第二转换点的时刻为t3，那么t3可以按下列公式计算：
t3=t-t1+gp_half+tu
其中tu为LTE_TD为不同时隙配置下上行数据的时间，当上下行时隙配置 参数选择0,1,2,6时还有第三转换点t4和第四转换点t5，
t4=t-t1+gp_half+5ms，t5=t-t1+gp_half+tud，
其中tud为第一次上行数据和第二次下行数据和第二次上行数据的时间长。
尽管结合优选实施方案具体展示和介绍了本发明，但所属领域的技术人员 应该明白，在不脱离所附权利要求书所限定的本发明的精神和范围内，在形式 上和细节上可以对本发明做出各种变化，均为本发明的保护范围。