自对准作用沟槽触点.pdf

本申请案涉及一种自对准作用沟槽触点。可通过包含以下步骤的过程来形成具有自对准触点的集成电路：在集成电路上方形成填充邻近于MOS栅极的侧壁之间的空间的间隙填充电介质层，及将间隙填充电介质层向下平面化到含有MOS栅极的栅极结构的顶部。在间隙填充电介质层上方形成暴露用于自对准触点的区域的触点图案；所述区域与栅极结构的邻近实例重叠。从用于自对准触点的区域移除间隙填充电介质层，且随后移除触点图案。在集成电路上方、在栅极结构上及在己移除了间隙填充电介质材料的区域中形成触点金属层；触点金属沿着侧壁的高度邻接侧壁。将触点金属向下平面化到栅极结构的顶部，从而形成自对准触点。

权利要求书1.  一种集成电路，其包括：衬底；多个栅极结构，每一所述栅极结构包括安置于所述衬底上方的栅极及邻接所述栅极的横向表面的侧壁；源极/漏极区，其安置于所述衬底中邻近于所述栅极结构；多个自对准触点，每一所述自对准触点安置于所述源极/漏极区的实例上且沿着所述栅极结构的至少一个实例的高度邻接所述栅极结构的所述实例，其中所述自对准触点的顶部表面不高于所述栅极结构的所述实例的顶部表面；金属前电介质PMD层，其安置于所述栅极结构上方及所述自对准触点上方；通孔，其安置于所述PMD层中，使得所述通孔与所述自对准触点的至少一部分电连接；以及多个金属互连件，其安置于所述通孔上方，所述金属互连件与所述通孔电连接。2.  根据权利要求1所述的集成电路，其中所述自对准触点的实例安置于所述栅极结构的两个实例之间且邻接所述两个实例中的每一者。3.  根据权利要求1所述的集成电路，其中所述自对准触点的第一实例安置于所述栅极结构的实例的第一侧上且邻接所述实例，且所述自对准触点的第二实例安置于所述栅极结构的所述实例的第二相对侧上且邻接所述实例。4.  根据权利要求1所述的集成电路，其进一步包括与所述多个自对准触点相同的金属的局部互连件，所述局部互连件在安置于所述衬底上的场氧化物上方延伸，所述局部互连件与所述自对准触点的实例毗连，其中所述局部互连件的顶部表面不高于邻接所述自对准触点的所述实例的所述栅极结构的实例的顶部表面。5.  根据权利要求4所述的集成电路，其中所述自对准触点的第一实例安置于逻辑门的p沟道金属氧化物半导体PMOS晶体管的源极/漏极区上，所述自对准触点的第二实例安置于所述逻辑门的n沟道金属氧化物半导体NMOS晶体管的源极/漏极区上，且所述自对准触点的所述第一实例及所述自对准触点的所述第二实例通过与所述自对准 触点的所述第一实例及所述自对准触点的所述第二实例毗连的所述局部互连件电连接。6.  根据权利要求1所述的集成电路，其中所述自对准触点的实例安置于逻辑门中的所述栅极结构的两个实例之间且邻接所述两个实例。7.  根据权利要求1所述的集成电路，其进一步包括多个毗连静态随机存取存储器SRAM单元，所述多个SRAM毗连单元包括：所述自对准触点的第一实例，其安置于两个邻近PMOS负载晶体管之间且邻接所述两个邻近PMOS负载晶体管以便提供Vdd触点；所述自对准触点的第二实例，其邻近于所述两个邻近PMOS负载晶体管中的第一者安置且邻接所述第一者，所述第二实例与所述自对准触点的所述第一实例相对；所述自对准触点的第三实例，其邻近于所述两个邻近PMOS负载晶体管中的第二者安置且邻接所述第二者，所述第三实例与所述自对准触点的所述第一实例相对；所述自对准触点的第四实例，其安置于两个邻近NMOS驱动器晶体管之间且邻接所述两个邻近NMOS驱动器晶体管以便提供Vss触点；所述自对准触点的第五实例，其安置于两个邻近NMOS通过门晶体管之间且邻接所述两个邻近NMOS通过门晶体管以便提供位线触点；以及所述自对准触点的第六实例，其安置于所述两个邻近NMOS驱动器晶体管中的第一者与所述两个邻近NMOS通过门晶体管中的第一者之间，且邻接所述两个邻近NMOS驱动器晶体管中的所述第一者及所述两个邻近NMOS通过门晶体管中的所述第一者，以便提供数据节点触点。8.  根据权利要求1所述的集成电路，其中所述栅极结构中的每一者进一步包括安置于所述侧壁上的侧壁延伸层，使得所述自对准触点的实例邻接所述侧壁延伸层。9.  一种形成集成电路的方法，其包括以下步骤：提供衬底；通过包括以下步骤的过程在所述衬底上方形成多个栅极结构：在所述衬底上方形成多个栅极，及形成邻接所述栅极的横向表面的电介质材料侧壁；在所述衬底中邻近于所述栅极结构形成源极/漏极区；在所述衬底上方于所述栅极结构之间形成间隙填充电介质层，使得所述间隙填充电 介质层的顶部表面与所述栅极结构的顶部表面实质上共面；在所述间隙填充电介质层上方形成暴露用于自对准触点的区域的触点掩模，用于所述自对准触点的所述区域中的至少一些区域与所述栅极结构的邻近实例重叠；移除用于所述自对准触点的所述区域中的所述间隙填充电介质层；在所述栅极结构上方形成触点金属层，所述触点金属层在所述栅极结构之间在用于所述自对准触点的所述区域中延伸；通过平面化过程从所述栅极结构上方移除所述触点金属以形成所述自对准触点，使得多个所述自对准触点与所述源极/漏极区电连接且沿着所述栅极结构的高度邻接所述栅极结构，且使得所述自对准触点中的每一者的顶部表面不高于邻接所述自对准触点的所述栅极结构的顶部表面；在所述栅极结构及所述自对准触点上方形成PMD层；穿过所述PMD层形成通孔；以及在所述通孔上形成金属互连件。10.  根据权利要求9所述的方法，其进一步包括在所述形成所述间隙填充电介质层的步骤之前在所述源极/漏极区上形成金属硅化物的步骤。11.  根据权利要求9所述的方法，其进一步包括在所述移除用于自对准触点的区域中的所述间隙填充电介质层的步骤之后在所述源极/漏极区上形成金属硅化物的步骤。12.  根据权利要求9所述的方法，其中所述自对准触点的实例形成于所述栅极结构的两个实例之间且邻接所述两个实例中的每一者。13.  根据权利要求9所述的方法，其中：所述触点掩模在所述栅极结构的实例的第一侧上暴露用于所述自对准触点的第一实例的区域且在所述栅极结构的所述实例的第二相对侧上暴露用于所述自对准触点的第二实例的区域，用于所述自对准触点的所述第一实例的所述区域与用于所述自对准触点的所述第二实例的所述区域毗连；且所述从所述栅极结构上方移除所述触点金属的步骤形成在所述栅极结构的所述实例的所述第一侧上且邻接所述实例的所述自对准触点的所述第一实例，且形成在所述栅极结构的所述实例的第二相对侧上且邻接所述实例的所述自对准触点的所述第二实例。14.  根据权利要求9所述的方法，其中：所述触点掩模暴露场氧化物上方的用于局部互连件的区域，用于所述局部互连件的所述区域与用于所述自对准触点的实例的区域的实例毗连；且所述从所述栅极结构上方移除所述触点金属的步骤形成所述局部互连件，使得所述局部互连件与所述自对准触点的所述实例毗连。15.  根据权利要求14所述的方法，其中：所述触点掩模暴露逻辑门的PMOS晶体管的源极/漏极区上方的用于所述自对准触点的第一实例的区域及所述逻辑门的NMOS晶体管的源极/漏极区上方的用于所述自对准触点的第二实例的区域，用于所述自对准触点的所述第一实例的所述区域及用于所述自对准触点的所述第二实例的所述区域与用于所述局部互连件的所述区域毗连；且所述从所述栅极结构上方移除所述触点金属的步骤形成所述自对准触点的所述第一实例、所述自对准触点的所述第二实例及所述局部互连件，使得所述自对准触点的所述第一实例及所述自对准触点的所述第二实例通过与所述自对准触点的所述第一实例及所述自对准触点的所述第二实例毗连的所述局部互连件电连接。16.  根据权利要求9所述的方法，其中所述自对准触点的实例形成于逻辑门中的所述栅极结构的两个实例之间且邻接所述两个实例。17.  根据权利要求9所述的方法，其中：所述集成电路包括多个毗连SRAM单元；所述触点掩模暴露：用于两个邻近PMOS负载晶体管之间的所述自对准触点的第一实例的区域；用于邻近于所述两个邻近PMOS负载晶体管中的第一者的所述自对准触点的第二实例的区域，其与用于所述自对准触点的所述第一实例的所述区域相对；用于邻近于所述两个邻近PMOS负载晶体管中的第二者的所述自对准触点的第三实例的区域，其与用于所述自对准触点的所述第一实例的所述区域相对，用于所述自对准触点的所述第一实例的所述区域、用于所述自对准触点的所述第二实例的所述区域及用于所述自对准触点的所述第三实例的所述区域为毗连的；用于两个邻近NMOS驱动器晶体管之间的所述自对准触点的第四实例的区域；用于两个邻近NMOS通过门晶体管之间的所述自对准触点的第五实例的区域；以及用于所述两个邻近NMOS驱动器晶体管中的第一者与所述两个邻近NMOS通过门晶体管中的第一者之间的所述自对准触点的第六实例的区域，用于所述自对准触点的所述第四实例的所述区域、用于所述自对准触点的所述第五实例的所述区域及用于所述自对准触点的所述第六实例的所述区域为毗连的。18.  根据权利要求9所述的方法，其进一步包括在所述形成所述源极/漏极区的步骤之后且在所述形成所述间隙填充电介质层的步骤之前在所述侧壁上形成侧壁延伸层的步骤。19.  根据权利要求9所述的方法，其进一步包括在所述从所述栅极结构上方移除所述触点金属的步骤之后移除所述栅极及形成替换栅极的步骤。20.  根据权利要求9所述的方法，其进一步包括在所述形成间隙填充电介质层的步骤之后且在所述形成所述触点掩模的步骤之前移除所述栅极及形成替换栅极的步骤。

说明书自对准作用沟槽触点
技术领域
本发明涉及集成电路的领域。更特定来说，本发明涉及集成电路中的金属氧化物半导体(MOS)晶体管。
背景技术
可期望在先进技术节点(举例来说，45纳米节点及超越其的节点)上使到MOS晶体管的源极/漏极区的触点提供均一的低电阻电连接。可进一步期望借助具有充足过程宽容度的过程序列形成所述触点以为含有所述触点的集成电路提供所要制作成本。
发明内容
下文呈现简化发明内容以便提供对本发明的一或多个方面的基本理解。本发明内容并非本发明的广泛概述，且既不打算识别本发明的关键或紧要元件，也不打算记述其范围。而是，本发明内容的主要目的为以简化形式呈现本发明的一些概念作为稍后所呈现的更详细说明的前言。
可通过以下过程来形成具有自对准触点的集成电路：在所述集成电路上方形成填充邻近于MOS栅极的侧壁之间的空间的间隙填充电介质层，及将所述间隙填充电介质层向下平面化到含有所述MOS栅极的栅极结构的顶部。在所述间隙填充电介质层及栅极结构上方形成暴露用于所述自对准触点的区域的触点图案；用于所述自对准触点的所述区域与所述栅极结构的邻近实例重叠。从用于所述自对准触点的所述区域移除所述间隙填充电介质层，且随后移除所述触点图案。在所述集成电路上方、在所述栅极结构上及在其中已移除所述间隙填充电介质材料的所述区域中形成触点金属层；所述触点金属沿着所述侧壁的高度邻接所述侧壁。将所述触点金属向下平面化到所述栅极结构的所述顶部，从而形成所述自对准触点。
附图说明
图1A到图1J是含有自对准触点的实例性集成电路的横截面，其是以连续制作阶段描绘的。
图2A到图2K是含有自对准触点的另一实例性集成电路的横截面，其是以连续制作阶段描绘的。
图3A到图3C是含有逻辑门中的自对准触点的实例性集成电路的俯视图，其是以连续制作阶段描绘的。
图4A到图4C是含有静态随机存取存储器(SRAM)单元中的自对准触点的实例性集成电路的俯视图，其是以连续制作阶段描绘的。
具体实施方式
参考附图描述本发明。所述图未按比例绘制且其仅经提供以图解说明本发明。下文参考用于图解说明的实例应用来描述本发明的几个方面。应理解，众多特定细节、关系及方法经陈述以提供对本发明的理解。然而，所属领域的技术人员将容易地认识到，可在不使用所述特定细节中的一或多者或者使用其它方法的情况下实践本发明。在其它实例中，未详细展示众所周知的结构或操作以避免使本发明模糊。本发明不受动作或事件的所图解说明排序限制，这是因为一些动作可以不同次序发生及/或与其它动作或事件同时发生。此外，未必需要所有所图解说明动作或事件来实施根据本发明的方法。
可通过以下过程来形成具有自对准触点的集成电路：在所述集成电路上方形成填充MOS栅极上的侧壁之间的空间的间隙填充电介质层，及将所述间隙填充电介质层向下平面化到含有所述MOS栅极的栅极结构的顶部。在所述间隙填充电介质层及栅极结构上方形成暴露用于所述自对准触点的区域的触点图案；用于所述自对准触点的所述区域与所述栅极结构的邻近实例重叠。从用于所述自对准触点的所述区域移除所述间隙填充电介质层，且随后移除所述触点图案。在所述集成电路上方、在所述栅极结构上及向其中已移除所述间隙填充电介质材料的源极/漏极区延伸地形成触点金属层；所述触点金属沿着所述侧壁的高度邻接所述侧壁。将所述触点金属向下平面化到所述栅极结构的所述顶部，从而形成所述自对准触点。
可在形成触点金属层之前或在形成触点金属层之后任选地执行替换栅极过程。可在形成所述间隙填充电介质层之前或在从用于所述自对准触点的所述区域移除所述间隙填充电介质层之后形成所述源极/漏极区上的金属硅化物。所述触点图案还可暴露用于在场氧化物上方延伸的局部互连件的区域。
可在所述自对准触点上方形成金属前电介质(PMD)层，且穿过所述PMD层形成通孔以与所述自对准触点的至少一部分电连接。可在所述通孔上形成第一层级的金属互连件。
图1A到图1J是含有自对准触点的实例性集成电路的横截面，其是以连续制作阶段描绘的。参考图1A，在包含半导体材料的衬底102中及上形成集成电路100。举例来说，衬底102可为单晶硅晶片、绝缘体上硅(SOI)晶片、具有不同晶体定向的区的混合定向技术(HOT)晶片或适于制作集成电路100的其它材料。
集成电路100包含栅极结构104，栅极结构104包含形成于衬底102上的栅极电介质层106及形成于栅极电介质层106上的MOS栅极108。来自先前栅极蚀刻过程的硬掩模材料110可能保留在MOS栅极108上方且因此包含于栅极结构104中。MOS栅极108及栅极电介质层106可能为稍后将在栅极替换序列中被替换的牺牲元件。或者，MOS栅极108及栅极电介质层106可为集成电路100的永久元件。栅极结构104还包含邻近于MOS栅极108的侧壁112。侧壁112可具有氮化硅外表面以对后续触点蚀刻提供所要选择性。举例来说，栅极结构104的高度可为50纳米到250纳米。
在衬底102中邻近于栅极结构104形成源极/漏极区114。在本实例中，在形成间隙填充电介质层之前，在源极/漏极区114上形成金属硅化物116，此可有利地提供穿过源极/漏极区114的较低且较均一的串联电阻。栅极结构104的实例可按由适用于集成电路100的设计规则规定的最小距离间隔开。在本实例中，在衬底102中形成场氧化物118以将栅极结构104的实例与集成电路100的其它组件横向隔离。
参考图1B，在集成电路100上方形成间隙填充电介质层120，其延伸到金属硅化物116，邻近于栅极结构104。间隙填充电介质层120可主要为二氧化硅。可(举例来说)通过使用原硅酸四乙酯(也称为四乙氧基硅烷或TEOS)的等离子增强化学汽相沉积(PECVD)过程形成间隙填充电介质层120、通过使用臭氧及TEOS的次大气压化学汽相沉积(SACVD)过程形成间隙填充电介质层120或使用甲基倍半硅氧烷(MSQ)的旋涂溶液形成间隙填充电介质层120。间隙填充电介质层120中的通过其它过程形成的在后续触点蚀刻过程中对侧壁112提供所要选择性的其它电介质材料在本实例的范围内。间隙填充电介质层120可包含在金属硅化物116及侧壁112上方的氮化硅蚀刻止挡子层(未展示)。
参考图1C，平面化过程移除MOS栅极108上方的间隙填充电介质层120，使得间隙填充电介质层120的顶部表面与栅极结构104的顶部表面实质上共面。所述平面化过程可包含化学机械抛光(CMP)过程。平面化过程可包含凹蚀过程，其中在间隙填充电介质层120上方通过旋涂过程形成聚合物平面化层，且后续各向同性等离子蚀刻过程以实 质上相等的速率移除聚合物及间隙填充电介质层120，以便对间隙填充电介质层120进行平面化。可能通过平面化过程来暴露MOS栅极108。
参考图1D，在间隙填充电介质层120上方形成触点掩模122以便暴露用于自对准触点124的区域。用于自对准触点124的区域与栅极结构104的邻近实例的侧壁112重叠。触点掩模122可进一步暴露场氧化物118上方用于局部互连件126的区域。举例来说，触点掩模122可包含通过光刻过程形成的光致抗蚀剂。形成触点掩模122以暴露用于自对准触点124的邻近实例的毗连区域可有利地为用于形成触点掩模122的光刻过程提供所要水平的过程宽容度。
参考图1E，触点蚀刻过程移除由触点掩模122暴露的区域中的间隙填充电介质层120。通过触点蚀刻过程暴露源极/漏极区114上的金属硅化物116。举例来说，所述触点蚀刻过程可包含使用经缓冲氢氟酸水溶液的湿式蚀刻及/或等离子蚀刻过程。触点蚀刻过程使侧壁112及金属硅化物116的至少可接受的部分留在原位。在完成触点蚀刻过程之后移除触点掩模122。
参考图1F，在集成电路100上形成触点金属层128，其延伸到且接触源极/漏极区114上的金属硅化物116、沿着侧壁112的高度接触侧壁112且接触栅极结构104的顶部。举例来说，触点金属层128可包含通过原子层沉积(ALD)形成的经溅镀钛及氮化钛衬里130，以及通过使用由硅烷及氢还原的六氟化钨的金属有机化学汽相沉积(MOCVD)形成的钨填充金属132。举例来说，触点金属层128可比栅极结构104厚50纳米到200纳米。
参考图1G，平面化过程移除MOS栅极108上方的触点金属128，使得触点金属128的顶部表面与栅极结构104的顶部表面实质上共面。所述平面化过程可包含CMP过程、后续接着等离子凹蚀过程。在侧壁112的邻近实例之间且接触金属硅化物116的触点金属128的实例提供自对准触点124。形成自对准触点124以便沿着邻近侧壁112的高度接触邻近侧壁112可提供自对准触点124的低且均一的电阻。在场氧化物118上方延伸到集成电路100的其它组件的触点金属128的实例可提供任选局部互连件126。
参考图1H，可作为栅极替换过程的部分任选地移除图1G的硬掩模材料110(如果存在)、MOS栅极108及栅极电介质层106。可(举例来说)使用借助四甲基氢氧化铵(TMAH)水溶液的湿式蚀刻过程来移除MOS栅极108。可(举例来说)使用借助经缓冲稀释氢氟酸水溶液的湿式蚀刻过程来移除栅极电介质层106。
参考图1I，作为栅极替换过程的部分在栅极结构104中形成替换栅极电介质层134及替换栅极136。替换栅极电介质层134可包含具有高介电常数的电介质材料，例如氧 化铪、氧化锆或氧化钽。替换栅极电介质层134可沿着侧壁112的高度接触侧壁112。替换栅极136可包含一或多个金属层(例如钛及氮化钛)，且可包含低电阻填充材料(例如铝)。
参考图1J，在栅极结构104及自对准触点124上方形成PMD层138。举例来说，PMD层138可包含通过PECVD沉积的5纳米到20纳米厚的氮化硅蚀刻止挡件、二氧化硅层、通过PECVD沉积且通过CMP过程整平的100纳米到300纳米厚的磷硅酸盐玻璃(PSG)或硼磷硅酸盐玻璃(BPSG)及5纳米到20纳米的任选PMD帽层(氮化硅、氮碳化硅或碳化硅)。
穿过PMD层138形成通孔140以便与自对准触点124的实例电连接。可(举例来说)通过以下操作来形成通孔140：穿过PMD层138蚀刻导通孔，在PMD层138上形成延伸到所述导通孔中且接触自对准触点124的钛及氮化钛衬里142，及在衬里142上形成钨填充金属144层。随后可通过CMP及/或凹蚀过程从PMD层138的顶部表面移除衬里142及填充金属144，从而留下通孔140。
在PMD层138上方形成金属内电介质(IMD)层146。举例来说，IMD层146可包含5纳米到20纳米厚的碳化硅蚀刻止挡件、100纳米到300纳米厚的低k电介质材料(例如有机硅酸盐玻璃(OSG)或掺碳氧化硅(SiCO或CDO))层及5纳米到20纳米的任选IMD帽层(氮化硅)。
在IMD层146中形成金属互连件148以便与通孔140电连接。可(举例来说)使用铜单镶嵌过程形成具有氮化钽衬里150及铜填充金属152的金属互连件148。
图2A到图2K是含有自对准触点的另一实例性集成电路的横截面，其是以连续制作阶段描绘的。参考图2A，在包含半导体材料的衬底202中及上形成集成电路200，如参考图1A所描述。集成电路200包含栅极结构204，栅极结构204包含形成于衬底202上的栅极电介质层206、形成于栅极电介质层206上的MOS栅极208及MOS栅极208上方的硬掩模材料210(如果存在)。MOS栅极208及栅极电介质层206可能为稍后将在栅极替换序列中替换的牺牲元件或可为集成电路200的永久元件。栅极结构204还包含邻近于MOS栅极208的侧壁212，如参考图1A所描述。举例来说，栅极结构204的高度可为50纳米到250纳米。在衬底202中邻近于栅极结构204形成源极/漏极区214。在本实例中，在形成间隙填充电介质层之前，不在源极/漏极区214上形成金属硅化物216。
参考图2B，在形成源极/漏极区214之后在侧壁212及源极/漏极区214上形成侧壁延伸层254。举例来说，侧壁延伸层254可为通过使用双(叔丁基氨基)硅烷(BTBAS)的 PECVD过程形成的1纳米到10纳米的氮化硅。侧壁延伸层254可为随后形成的间隙填充电介质层提供蚀刻止挡层。侧壁延伸层254被视为栅极结构204的部分。
在集成电路200上方形成间隙填充电介质层220，其延伸到衬底202，邻近于栅极结构204。间隙填充电介质层220可主要为二氧化硅，且可如参考图1B所描述而形成。平面化过程移除MOS栅极208上方的间隙填充电介质层220及侧壁延伸层254，使得间隙填充电介质层220的顶部表面与栅极结构204的顶部表面实质上共面，如参考图2C所描述。
参考图2C，可作为栅极替换过程的部分任选地移除图2B的硬掩模材料210(如果存在)、MOS栅极208及栅极电介质层206。可例如参考图1H所描述而移除MOS栅极208及栅极电介质层206。
参考图2D，作为栅极替换过程的部分，在栅极结构204中形成替换栅极电介质层234及替换栅极236。可例如参考图1I所描述而形成替换栅极电介质层234及替换栅极236。
参考图2E，在间隙填充电介质层220上方形成触点掩模222以便暴露用于自对准触点224的区域，如参考图1D所描述。用于自对准触点224的区域与栅极结构204的邻近实例上的侧壁延伸层254重叠。触点掩模222可进一步暴露场氧化物218上方的用于局部互连件226的区域。
参考图2F，触点蚀刻过程移除由触点掩模222暴露的区域中的间隙填充电介质层220。在完成触点蚀刻过程之后，侧壁延伸层254的至少一部分保留。触点蚀刻过程可包含如参考图1E所描述的湿式蚀刻及/或等离子蚀刻。在本实例中，侧壁延伸层254可为触点蚀刻过程提供蚀刻止挡。在本实例的替代版本中，可在移除间隙填充电介质层220之后形成侧壁延伸层254。
参考图2G，各向异性蚀刻过程移除源极/漏极区214上的侧壁延伸层254，同时在侧壁212上留下侧壁延伸层254的至少一部分。举例来说，所述各向异性蚀刻过程可包含RIE步骤。在完成各向异性蚀刻过程之后移除触点掩模222。
参考图2H，在源极/漏极区214上形成金属硅化物216。在各向异性蚀刻过程移除源极/漏极区214上的侧壁延伸层254之后形成金属硅化物216可独立于用于建立源极/漏极区214中的掺杂分布的横向范围的侧壁212而有利地提供金属硅化物216与替换栅极236之间的所要分离。
参考图2I，在集成电路200上形成触点金属层228，其延伸到且接触源极/漏极区214上的金属硅化物216、沿着栅极结构204的高度接触侧壁延伸层254且接触栅极结构204 的顶部。举例来说，触点金属层228可包含经溅镀钛及氮化钛衬里230以及钨填充金属232，如参考图1F所描述。举例来说，触点金属层228可比栅极结构204厚50纳米到200纳米。
参考图2J，平面化过程移除MOS栅极208上方的触点金属228，使得触点金属228的顶部表面与栅极结构204的顶部表面实质上共面，如参考图1G所描述。在侧壁延伸层254的邻近实例之间且接触金属硅化物216的触点金属228的实例提供自对准触点224。形成自对准触点224以便沿着栅极结构204的高度接触侧壁延伸层254可提供自对准触点224的低且均一的电阻。在场氧化物218上方延伸到集成电路200的其它组件的触点金属228的实例可提供任选局部互连件226。
参考图2K，在栅极结构204及自对准触点224上方形成PMD层238，如参考图1J所描述。穿过PMD层238形成可能包含衬里242及填充金属244的通孔240以便与自对准触点224的实例电连接，如参考图1J所描述。在PMD层238上方形成IMD层246，如参考图1J所描述。在IMD层246中形成可能包含氮化钽衬里250及铜填充金属252的金属互连件248以便与通孔240电连接，如参考图1J所描述。
图3A到图3C是含有逻辑门中的自对准触点的实例性集成电路的俯视图，其是以连续制作阶段描绘的。参考图3A，在包含半导体材料的衬底302中及上形成集成电路300。在衬底302的顶部表面处形成场氧化物318，使得场氧化物318中的开口提供p沟道金属氧化物半导体(PMOS)晶体管的PMOS作用区域356及n沟道金属氧化物半导体(NMOS)晶体管的NMOS作用区域358。集成电路300包含用于由NOR门360、NAND门362及反相器364例示的逻辑门的区域。
NOR门360包含延伸跨越PMOS作用区域356的实例及NMOS作用区域358的实例的两个MOS栅极308及邻接MOS栅极308的侧壁312。NAND门362包含延伸跨越PMOS作用区域356的实例及NMOS作用区域358的实例的两个MOS栅极308及邻接MOS栅极308的侧壁312。反相器364包含延伸跨越PMOS作用区域356的实例及NMOS作用区域358的实例的MOS栅极308及邻接栅极308的侧壁312。邻近于MOS栅极308及侧壁312的PMOS作用区域356及NMOS作用区域358的区域提供源极/漏极区314。
在集成电路300上方形成间隙填充电介质层320且对其进行平面化，如所参考图1B及图1C描述。此时，集成电路300可能包含源极/漏极区314上的金属硅化物及/或侧壁延伸层。MOS栅极308可能地为替换栅极。
参考图3B，在集成电路300上方形成触点掩模322以便暴露用于自对准触点的区域。在NOR门360中暴露的区域延伸跨越PMOS作用区域356及NMOS作用区域358 中的两个MOS栅极308且跨越PMOS作用区域356与NMOS作用区域358之间的场氧化物318。在NOR门360中暴露的区域可从PMOS作用区域356及NMOS作用区域358的边缘凹入，如图3B中所描绘。或者，在NOR门360中暴露的区域可与PMOS作用区域356及NMOS作用区域358的边缘重叠。
在NAND门362中暴露的区域延伸跨越PMOS作用区域356及NMOS作用区域358中的两个MOS栅极308且跨越PMOS作用区域356与NMOS作用区域358之间的场氧化物318。在NAND门362中暴露的区域可与PMOS作用区域356及NMOS作用区域358的边缘重叠，如图3B中所描绘。或者，在NAND门362中暴露的区域可从PMOS作用区域356及NMOS作用区域358的边缘凹入。
在反相器364中暴露的区域延伸跨越PMOS作用区域356及NMOS作用区域358中的两个MOS栅极308且跨越PMOS作用区域356与NMOS作用区域358之间的场氧化物318。在反相器364中暴露的区域可从PMOS作用区域356及NMOS作用区域358的边缘凹入，如图3B中所描绘，或可与PMOS作用区域356及NMOS作用区域358的边缘重叠。
触点蚀刻过程移除由触点掩模322暴露的区域中的间隙填充电介质层320，如参考图1E所描述。可各向异性地蚀刻侧壁延伸层(如果存在)，如参考图2G所描述。在完成触点蚀刻过程之后移除触点掩模322。此时可在源极/漏极区314上形成金属硅化物(如果尚未存在)。
参考图3C，在集成电路300上形成触点金属层且对其进行平面化以便在源极/漏极区314上形成自对准触点324，如参考图1F及图1G所描述。在NOR门360中，自对准触点324提供到PMOS晶体管的Vdd触点366、两个PMOS晶体管之间的触点368、到两个NMOS晶体管的Vss触点370以及连接到PMOS晶体管及两个NMOS晶体管且其一部分为局部互连件374的输出触点372。在NAND门362中，自对准触点324提供到两个PMOS晶体管的Vdd触点366、两个NMOS晶体管之间的触点368、到NMOS晶体管的Vss触点370以及连接到两个PMOS晶体管及NMOS晶体管且其一部分为局部互连件374的输出触点372。在反相器364中，自对准触点324提供到PMOS晶体管的Vdd触点366、到NMOS晶体管的Vss触点370以及连接到PMOS晶体管及NMOS晶体管且其一部分为局部互连件374的输出触点372。如参考图3A到图3C所描述而形成自对准触点324可有利地提供到NOR门360、NAND门362及反相器364的低电阻连接，同时在形成图3B的触点掩模322时有利地提供过程宽容度。
图4A到图4C是含有SRAM单元中的自对准触点的实例性集成电路的俯视图，其 是以连续制作阶段描绘的。参考图4A，在包含半导体材料的衬底402中及上形成集成电路400。在衬底402的顶部表面处形成场氧化物418，使得场氧化物418中的开口提供PMOS晶体管的PMOS作用区域456及NMOS晶体管的NMOS作用区域458。集成电路400包含用于SRAM单元476的区域。SRAM单元476包含由侧壁412环绕的栅极408。邻近于栅极408及侧壁412的PMOS作用区域456及NMOS作用区域458的区域提供源极/漏极区414。
在集成电路400上方形成间隙填充电介质层420且对其进行平面化，如参考图1B及图1C所描述。此时，集成电路400可能包含源极/漏极区414上的金属硅化物及/或侧壁延伸层。栅极408可能为替换栅极。
参考图4B，在集成电路400上方形成触点掩模422以便暴露用于自对准触点的区域。在PMOS作用区域456中暴露的区域与栅极408重叠，且在NMOS作用区域458中暴露的区域与栅极408重叠。可任选地暴露用于局部互连件426的区域；图4B描绘SRAM单元476的一部分，具有用于局部互连件426的经暴露区域。
触点蚀刻过程移除由触点掩模422暴露的区域中的间隙填充电介质层420，如参考图1E所描述。可各向异性地蚀刻侧壁延伸层(如果存在)，如参考图2G所描述。在完成触点蚀刻过程之后移除触点掩模422。此时可在源极/漏极区414上形成金属硅化物(如果尚未存在)。
参考图4C，在集成电路400上形成触点金属层且对其进行平面化以便在源极/漏极区414上形成自对准触点424且任选地形成局部互连件426，如参考图1F及图1G所描述。在PMOS作用区域456中，自对准触点424提供Vdd触点466及到邻近对的PMOS负载晶体管的两个漏极触点468。在NMOS作用区域458中，自对准触点424提供到邻近对的NMOS驱动器晶体管的Vss触点470、NMOS驱动器晶体管与邻近NMOS通过门晶体管之间的数据节点触点472及邻近对的NMOS通过门晶体管之间的位线触点474。任选局部互连件426可连接PMOS负载晶体管的邻近漏极触点468与数据节点触点472。如参考图4A到图4C所描述而形成自对准触点424可有利地提供到SRAM单元476的低电阻连接，同时在形成图4B的触点掩模422时有利地提供过程宽容度。形成局部互连件426可简化例如自对准触点424及局部互连件426上方的通孔及第一层级的金属互连件等互连件。
尽管上文已描述本发明的各种实施例，但应理解，所述实施例仅通过实例而非限制的方式呈现。在不背离本发明的精神或范围的情况下，可根据本文中的揭示内容对所揭 示实施例做出众多改变。因此，本发明的广度及范围不应受上文所描述的实施例中的任一者限制。而是，本发明的范围应根据所附权利要求书及其等效物来界定。