静电放电保护元件技术领域
本发明是有关一种静电放电(electrostatic discharge，ESD)保护元件，
特别是关于一种用于当静电放电事件发生时，在内部电路与输入/输出端
之间导出静电放电电流的静电放电保护元件。
背景技术
在集成电路中，为了避免大量的电荷在极短的时间内经由集成电路的
I/O接脚传入集成电路中，而破坏集成电路的内部电路(internal circuit)，
通常在内部电路与I/O接脚之间设有静电放电保护电路。当过量的暂态电
压或电流产生，静电放电保护电路可以即时的反应，将过量的暂态电压或
电流引导至电压源以避免暂态电压或电流流入核心电路所引起的损害。
如上述，为了降低静电放电对内部电路的影响，经常需要额外设置静
电放电保护电路，设计端需要针对静电放电保护电路，改变原有IC空间
配置以及元件的设计，而制造上也需针对静电放电保护电路增加工艺，而
导致制造上时间以及成本的增加。
因此，急需一种简单的静电放电保护设计，来降低设计端的负担，并
能有效减少成本，而能使空间利用率大幅提升。
发明内容
为了解决上述问题，本发明的目的在于提供一种静电放电
(electrostatic discharge，ESD)保护元件，用来当静电放电事件发生时，在
内部电路及输入/输出端之间导出静电放电电流，静电放电保护元件包含
输入/输出焊垫、导电体及间隙结构。输入/输出焊垫连接于输入/输出端及
内部电路之间。导电体与接地端连接。间隙结构设置于输入/输出焊垫及
导电体之间，其经配置使当静电放电事件发生时，静电放电电流视输入/
输出焊垫与连接接地端的导电体之间为一导通路径。
较佳者，间隙结构是包含至少一空气层、至少一介电质层或至少一多
孔隙材料。
较佳者，输入/输出焊垫的形状是包含圆形、矩形及多边形。
较佳者，间隙结构是环设于输入/输出焊垫。
较佳者，输入/输出焊垫及间隙结构之间进一步包含另一导电体，其
经配置使当静电放电事件发生时，静电放电电流视输入/输出焊垫、另一
导电体、间隙结构及连接接地端的导电体之间为一导通路径。
根据本发明的另一目的，在于提供一种(electrostatic discharge，ESD)
保护元件，是用来当一静电放电事件发生时，在一第一内部电路及一第二
内部电路之间导出一静电放电电流，静电放电保护元件包含输入/输出焊
垫、多个第一导电体及多个间隙结构。输入/输出焊垫连接于第一内部电
路及第二内部电路之间；多个第一导电体分别与多个接地端连接；多个间
隙结构分别设置于输入/输出焊垫及导电体之间，其经配置使当静电放电
事件发生时，静电放电电流视多个输入/输出焊垫与分别连接多个接地端
的多个第一导电体之间为多个导通路径。
较佳者，多个间隙结构是包含至少一空气层、至少一介电质层或至少
一多孔隙材料。
较佳者，多个间隙结构是环设于输入/输出焊垫。
较佳者，多个第一导电体是彼此相连的。
较佳者，输入/输出焊垫及多个间隙结构之间进一步包含一第二导电
体，其经配置使当静电放电事件发生时，静电放电电流分别视输入/输出
焊垫、第二导电体、多个间隙结构及分别连接多个接地端的多个第一导电
体之间为多个导通路径。
综上所述，根据本发明的静电保护元件，当考虑静电放电事件发生时，
间隙结构将会提供静电放电电流多个导通路径，使其流向接地端而不至于
影响与输入/输出焊垫连接的电子元件。再者，输入/输出焊垫I/O PAD可
作为晶片整合用的布局元件(cell)，当暂态能量触发内部电路到接地端的路
径时，输入/输出焊垫的布局元件的规划方式可搭配间隙结构调整，以在
静电放电(ESD)测试，系统层级静电枪(System-Level ESD Gun)测试，电气
快速暂态脉冲(EFT)测试，雷击(Surge)测试时提供一个能量消散的导电路
径。此外，通过采用本发明的静电放电保护元件，输入/输出焊垫I/O PAD
可以单一元件(unit cell)方式用于全晶片(whole chip)式布局规划并快速整
合于系统晶片中。
附图说明
本发明的上述及其他特征及优势将通过参照附图详细说明其例示性
实施例而变得更显而易知，其中：
图1为根据本发明的静电放电保护元件的第一实施例示出的示意图。
图2为根据本发明的静电放电保护元件的第二实施例示出的示意图。
图3A为根据本发明的静电放电保护元件的第三实施例示出的透视
图。
图3B为当静电放电事件发生时，根据本发明的静电放电保护元件的
第三实施例示出的剖视图。
图4为根据本发明的静电放电保护元件的第四实施例示出的示意图。
图5为根据本发明的静电放电保护元件的第五实施例示出的示意图。
图6为根据本发明的静电放电保护元件的第六实施例示出的示意图。
图7A-7C为根据本发明的静电放电保护元件的不同实施态样示出的
示意图。
其中，附图标记说明如下：
100、200、300：内部电路
501：第一内部电路
502：第二内部电路：
I/O：输入/输出端
ESD1、ESD2、ESD3、ESD4、ESD5、ESD6、ESD7A、ESD7B、ESD7C：
静电放电保护元件
I/O PAD：输入/输出焊垫
CON、CON1、CON2、CON3、CON4：导电体
GAP、GAP1、GAP2：间隙结构
GND：接地端
Iesd、Iesd1、Iesd2：静电放电电流
SIGNAL：信号源
INPUT：输入电路
PMOS：P型金属氧化物半导体
NMOS：N型金属氧化物半导体
PAD1：第一焊垫
PAD2：第二焊垫
PAS：钝化层
ML：金属线
INS：绝缘层
IMD：金属间介电层
VSS_I/O、VDD_I/O：电压源
SHP：尖端构造
具体实施方式
为使本发明解决的技术问题、采用的技术方案和达到的技术效果更加
清楚，下面将结合附图对本发明实施例的技术方案作进一步的详细描述，
并以实施例的表达形式详细说明如下，而其中所使用的附图，其主旨仅为
示意及辅助说明书之用，未必为本发明实施后的真实比例与精准配置，故
不应就所附的附图的比例与配置关系解读、局限本发明于实际实施上的权
利要求范围，合先叙明。
显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实
施例。基于本发明中的实施例，本领域技术人员在没有作出创造性劳动前
提下所获得的所有其他实施例，都属于本发明保护的范围。
为利本领域普通技术人员了解本发明的技术特征、内容与优点及其所
能达成的功效，现将本发明配合附图，
于此使用，词汇“与/或”包含一或多个相关条列项目的任何或所有
组合。当“至少其一”的叙述前缀于一元件清单前时，是修饰整个清单元
件而非修饰清单中的个别元件。
请参考图1，为根据本发明的静电放电(electrostatic discharge，ESD)
保护元件的第一实施例示出的示意图。如图所示，静电放电保护元件ESD
是用来当静电放电事件发生时，在内部电路100及输入/输出端I/O之间导
出静电放电电流，静电放电保护元件ESD1包含输入/输出焊垫I/O PAD、
导电体CON及间隙结构GAP。输入/输出焊垫I/O PAD连接于输入/输出
端I/O及内部电路100之间。导电体CON与接地端GND连接。间隙结构
GAP设置于输入/输出焊垫I/O PAD及导电体CON之间，其经配置使当静
电放电事件发生时，静电放电电流Iesd视输入/输出焊垫I/O PAD与连接
接地端GND的导电体CON之间为一导通路径(如图中箭头所示)。
详细而言，本发明的静电放电保护元件ESD1可适用于静电放电(ESD)
测试，系统层级静电枪(System-Level ESD Gun)测试，电气快速暂态脉冲
(EFT)测试，雷击(Surge)测试，而且相容于半导体晶片中对于晶格走向或
是制造过程中的限制。输入/输出焊垫I/O PAD可作为晶片整合用的布局
元件(cell)。但当考虑静电放电事件发生时，暂态能量触发内部电路100
到接地端GND的路径时，输入/输出焊垫I/O PAD的布局元件的规划方式
会可以搭配间隙结构GAP调整，以在静电放电(ESD)测试，系统层级静电
枪(System-Level ESD Gun)测试，电气快速暂态脉冲(EFT)测试，雷击(Surge)
测试时提供一个能量消散的导电路径。如图1所示，通过采用本发明的静
电放电保护元件，输入/输出焊垫I/O PAD可以单一元件(unit cell)方式用
于全晶片(whole chip)式布局规划并快速整合于系统晶片中。
请参考图2，为根据本发明的静电放电保护元件的第二实施例示出的
示意图。如图所示，静电放电保护元件ESD2是用来当静电放电事件发生
时，在内部电路200及作为输入/输出端的输入/输出焊垫I/O PAD之间导
出静电放电电流，静电放电保护元件ESD2包含输入/输出焊垫I/O PAD、
第一焊垫PAD1、第二焊垫PAD2及多个间隙结构GAP1及GAP2。输入/
输出焊垫I/O PAD连接于内部电路200，并作为内部电路200的输入/输出
端。本实施例中，内部电路200连接于信号源SIGNAL，其包含输入电路
INPUT、P型金属氧化物半导体PMOS及N型金属氧化物半导体NMOS，
但此处仅为举例，内部电路200的配置不限于此。举例而言，内部电路
200可为一单晶片(single chip)、一时序控制器(timing controller)或一驱动
电路(driving circuit)。
第一焊垫PAD1及第二焊垫PAD2分别与接地端GND连接。多个间
隙结构GAP1及GAP2分别设置于输入/输出焊垫I/O PAD与第一焊垫
PAD1及第二焊垫PAD2之间，其经配置使当静电放电事件发生时，静电
放电电流Iesd1视输入/输出焊垫I/O PAD与连接接地端GND的第一焊垫
PAD1之间为一导通路径(如图中箭头所示)，而静电放电电流Iesd2视输入
/输出焊垫I/O PAD与连接接地端GND的第二焊垫PAD2之间为一导通路
径(如图中另一箭头所示)。
在本实施例中，静电放电保护元件ESD2具备两个间隙结构GAP1及
GAP2，并对应第一焊垫PAD1及第二焊垫PAD2设置，其目的在于当静
电放电事件发生时，能提供多个导通路径供静电放电电流Iesd1及Iesd2
流向接地端GND，此外，当过量的暂态电压或电流产生，静电放电保护
元件ESD2可以即时的反应，将过量的暂态电压或电流引导至接地端GND
以避免暂态电压或电流流入内部电路200所引起的损害。
较佳者，间隙结构GAP1及GAP2可为空气、介电质或由介电质构成
的多孔隙材料，且间隙结构的设置需基于当静电放电事件发生，过量的暂
态电压产生高于间隙结构的崩溃电压(Breakdown Voltage)时，间隙结构会
形成静电放电电流的导通路径，并使大部分异常电流流向接地端；举例而
言，介电质可为氧化锌(经常在暂态电压抑制器(Transient Voltage
Suppressors,TVS)中使用作为其元件材料)，作为间隙结构的材料，用于宣
泄暂态能量以保护电子元件。
请参考图3A，为根据本发明的静电放电保护元件的第三实施例示出
的透视图。如图所示，静电放电保护元件ESD3包含输入/输出焊垫I/O
PAD、钝化层PAS、多个导电体CON1、CON2、CON3及CON4、间隙结
构GAP1及GAP2、多个金属线ML、绝缘层INS及多个金属间介电层IMD。
钝化层PAS为半导体表面上的绝缘层结构，其功能为阻止氧化或腐蚀下
方导电体CON1、CON2及CON3。输入/输出焊垫I/O PAD连接于导电体
CON1，而导电体CON1两侧设置有间隙结构GAP1及GAP2，且下方通
过位于绝缘层INS中的多个金属线ML连接至下方设置在金属间介电质层
IMD中的导电体CON4，以使外部电路可通过导电体CON1、CON4及金
属线ML电性连接至输入/输出焊垫I/O PAD。
续言之，导电体CON2及CON3分别相邻间隙结构GAP1及GAP2
设置，且分别连接至接地端GND，其目的类似于先前实施例中所述，在
静电放电事件发生时，可提供静电放电电流Iesd1及Iesd2多个导通路经，
使其流向接地端GND，达到保护与输入/输出焊垫I/O PAD连接的电子元
件不受静电放电效应的影响。
请参考图3B，为当静电放电事件发生时，根据本发明的静电放电保
护元件的第三实施例示出的剖视图。如图所示，当静电放电事件发生，产
生一静电暂态电压Vsd(本实施例中为正电压)，此时静电放电电流Iesd如
图中箭头所示，流向导电体CON1，并且在间隙结构GAP1及GAP2处产
生大于间隙结构GAP1及GAP2的崩溃电压的暂态电压。间隙结构GAP1
及GAP2的设置使得静电放电电流Iesd分为静电放电电流Iesd1及Iesd2，
并分别流向接地端GND，免除静电暂态电压Vsd对内部电子元件造成的
影响。
请参考图4，为根据本发明的静电放电保护元件的第四实施例示出的
示意图。此实施例类似于前述第二实施例，故省略重复描述。如图所示，
静电放电保护元件ESD3是用来当静电放电事件发生时，在内部电路400
及作为输入/输出端的输入/输出焊垫I/O PAD之间导出静电放电电流，静
电放电保护元件ESD3包含输入/输出焊垫I/O PAD、第一焊垫PAD1、第
二焊垫PAD2、导电体CON及间隙结构GAP。输入/输出焊垫I/O PAD连
接于内部电路400，并作为内部电路400的输入/输出端。第一焊垫PAD1
及第二焊垫PAD2分别与接地端GND连接。间隙结构GAP设置于输入/
输出焊垫I/O PAD与第一焊垫PAD1及第二焊垫PAD2之间，同时环设于
输入/输出焊垫I/O PAD。此外，第一焊垫PAD1及第二焊垫PAD2进一步
通过导电体CON连接，因此，导电体CON实质上亦电性连接于接地端
GND。当静电放电事件发生时，静电放电电流Iesd视输入/输出焊垫I/O
PAD与连接接地端GND的第一焊垫PAD1、第二焊垫PAD2及导电体之
间为导通路径，当静电放电事件发生时，导通路径能提供静电放电电流
Iesd流向接地端GND，其目的在于，当过量的暂态电压或电流产生，静
电放电保护元件ESD3可以即时的反应，将过量的暂态电压或电流通过多
个方向上的导通路径引导至接地端GND以避免暂态电压或电流流入内部
电路400所引起的损害。
请参考图5，为根据本发明的静电放电保护元件的第五实施例示出的
示意图。如图所示，静电放电保护元件ESD5是用来当静电放电事件发生
时，在第一内部电路501及第二内部电路502之间的输入/输出焊垫I/O
PAD可导出静电放电电流，静电放电保护元件ESD5包含输入/输出焊垫
I/O PAD、第一焊垫PAD1、第二焊垫PAD2及多个间隙结构GAP1及
GAP2。输入/输出焊垫I/O PAD作为连接第一内部电路501及第二内部电
路502的输入/输出端。本实施例中，第一内部电路501连接于信号源
SIGNAL，其包含输入电路INPUT及P型金属氧化物半导体PMOS，第二
内部电路502包含N型金属氧化物半导体NMOS，但此处仅为举例，第
一内部电路501及第二内部电路502的配置不限于此。
类似于第二实施例，第一焊垫PAD1及第二焊垫PAD2分别与接地端
GND连接。多个间隙结构GAP1及GAP2分别设置于输入/输出焊垫I/O
PAD与第一焊垫PAD1及第二焊垫PAD2之间，其经配置使当静电放电事
件发生时，静电放电电流Iesd1视输入/输出焊垫I/O PAD与连接接地端
GND的第一焊垫PAD1之间为一导通路径(如图中箭头所示)，而静电放电
电流Iesd2视输入/输出焊垫I/O PAD与连接接地端GND的第二焊垫PAD2
之间为一导通路径(如图中另一箭头所示)。此外，本实施例中两个间隙结
构GAP1及GAP2对应第一焊垫PAD1及第二焊垫PAD2设置，其目的在
于当静电放电事件发生时，能提供多个导通路径供静电放电电流Iesd1及
Iesd2流向接地端GND，其目的在于，当过量的暂态电压或电流产生，不
论是发生在第一内部电路501或是第二内部电路502，静电放电保护元件
ESD5均可以即时的反应，将过量的暂态电压或电流引导至接地端GND
以避免暂态电压或电流流入第一内部电路501或第二内部电路502所引起
的损害。
请参考图6，为根据本发明的静电放电保护元件的第六实施例示出的
示意图。类似于前一实施例，P型金属氧化物半导体PMOS是通过输入/
输出焊垫I/O PAD连接于N型金属氧化物半导体NMOS，不同的处在于
间隙结构GAP1及GAP2直接设置在输入/输出焊垫I/O PAD与P型金属
氧化物半导体PMOS及N型金属氧化物半导体NMOS的电压源VSS_I/O
及VDD_I/O之间，因此，当静电放电事件发生，静电电流可直接通过间
隙结构GAP1及GAP2的设置，流向电压源VSS_I/O及VDD_I/O，达到
类似前述实施例中提供静电放电电流导通路径的效果。
请参考图7A-7C，为根据本发明的静电放电保护元件的不同实施态样
示出的示意图。如图7A所示，静电保护元件ESD7A包含导电体CON、
间隙结构GAP及输入/输出焊垫I/O PAD。此实施例中，输入/输出焊垫I/O
PAD可为圆形设置，间隙结构GAP可环设于输入/输出焊垫I/O PAD，且
其形状可对应于输入/输出焊垫I/O PAD的形状，且导电体CON连接于接
地端GND并设置在间隙结构GAP的外部。静电保护元件ESD7A可用于
取代前述实施例中静电保护元件ESD1～ESD6，并且在静电放电事件发生
时，能提供静电放电电流多个导通路径，使其流向接地端GND而不至于
影响与输入/输出焊垫I/O PAD电性连接的电子元件。
图7B至图7C则为静电保护元件的其他实施态样。如图所示，静电
保护元件ESD7B可包含多个尖端构造SHP，当静电放电事件发生，由于
尖端效应，静电放电电流将会更易倾向流向尖端构造SHP，并在该处造成
暂态电压，此时间隙结构GAP将会提供静电放电电流多个导通路径，使
其流向接地端GND而不至于影响与输入/输出焊垫I/O PAD连接的电子元
件。静电保护元件ESD7C则是提供多边形的输入/输出焊垫I/O PAD以及
多个间隙结构GAP1及GAP2，在静电放电事件发生时亦能提供多个导通
路径，使静电电流流向多个接地端GND，以达到静电保护的效果。需要
说明的是，静电保护元件ESD7B及ESD7C亦可应用于前述实施例中，使
用者可视需求改变内部电路的布局。
综上所述，根据本发明的静电保护元件，当考虑静电放电事件发生时，
间隙结构将会提供静电放电电流多个导通路径，使其流向接地端而不至于
影响与输入/输出焊垫连接的电子元件。再者，输入/输出焊垫I/O PAD可
作为晶片整合用的布局元件(cell)，当暂态能量触发内部电路到接地端的路
径时，输入/输出焊垫的布局元件的规划方式可搭配间隙结构调整，以在
静电放电(ESD)测试，系统层级静电枪(System-Level ESD Gun)测试，电气
快速暂态脉冲(EFT)测试，雷击(Surge)测试时提供一个能量消散的导电路
径。此外，通过采用本发明的静电放电保护元件，输入/输出焊垫I/O PAD
可以单一元件(unit cell)方式用于全晶片(whole chip)式布局规划并快速整
合于系统晶片中。