晶体管及其形成方法技术领域
本发明涉及半导体制造领域，特别涉及一种晶体管及其形成方法。
背景技术
晶体管作为最基本的半导体器件目前正被广泛应用。随着集成电路中元器件密度
和集成度的提高，晶体管的尺寸越来越小。随着晶体管尺寸的缩小，晶体管沟道长度、栅极
长度也随之缩短。晶体管沟道长度的缩短使缓变沟道的近似不再成立，引起短沟道效应，进
而产生漏电流，影响半导体器件的性能。通过对晶体管沟道区引入应力，能够提高沟道内载
流子的迁移率，进而提高晶体管的驱动电流，从而抑制晶体管的漏电流。
对晶体管沟道区引入应力的方法为，在晶体管内形成应力层，用于向PMOS晶体管
的沟道区提供压应力、向NMOS晶体管的沟道区引入拉应力，以提高晶体管沟道区内载流子
的迁移率，进而改善晶体管的性能。具体的，应力层通常由锗硅材料或碳硅材料形成，通过
应力层与硅晶体之间的晶格失配而形成压应力或拉应力。
但是现有技术中的晶体管存在沟道区载流子迁移率仍然较低，无法更好的提高半
导体器件的性能。
发明内容
本发明解决的问题是提供一种晶体管及其形成方法，以提高沟道区的载流子迁移
率，改善晶体管的性能。
为解决上述问题，本发明提供一种晶体管的形成方法，包括：
提供基底，所述基底包括衬底以及依次位于衬底表面的应力限制层和沟道层；
在所述基底上形成栅极结构；
去除栅极结构两侧的沟道层，并在剩余沟道层侧壁内形成凹槽；
去除栅极结构两侧的应力限制层和部分厚度的基底，形成第一开口；
向所述第一开口和凹槽内填充应力材料，形成应力层。
可选的，提供基底的步骤中，所述基底为绝缘层上硅结构，包括底层硅、位于所述
底层硅表面的埋氧层以及位于埋氧层表面的顶层硅；所述底层硅为所述衬底，所述埋氧层
为所述应力限制层，所述顶层硅为所述沟道层；在所述基底表面形成栅极结构的步骤中，所
述栅极结构位于所述顶层硅上。
可选的，所述沟道层的厚度在20nm到100nm范围内。
可选的，所述应力限制层的材料为氧化硅或氮化硅。
可选的，所述应力限制层的厚度在30nm到100nm范围内。
可选的，形成凹槽的步骤包括：刻蚀所述栅极结构两侧的沟道层，形成底部露出应
力限制层的第二开口，所述第二开口的侧壁内形成有凹槽；形成第一开口的步骤包括：刻蚀
去除所述第二开口露出的应力限制层和部分厚度的衬底。
可选的，形成所述第二开口的步骤中，所述凹槽的形状为Sigma形或U形。
可选的，形成第二开口的步骤包括：采用湿法刻蚀方式刻蚀所述沟道层。
可选的，所述凹槽为Sigma形；形成第二开口的步骤包括：采用四甲基氢氧化铵溶
液刻蚀所述沟道层，形成Sigma形凹槽。
可选的，所述凹槽为U形凹槽；形成所述第二开口的步骤包括：采用四甲基氢氧化
铵溶液刻蚀所述沟道层，形成Sigma形凹槽；对Sigma形凹槽进行酸洗，形成U形凹槽。
可选的，刻蚀去除所述第二开口露出的应力限制层和部分厚度的衬底的步骤包括
采用干法刻蚀工艺去除所述第二开口露出的应力限制层和部分厚度的衬底。
可选的，形成第一开口的步骤中，所述第一开口的形状为U形或方形。
可选的，形成第一开口的步骤中，所述第一开口底部至剩余应力限制层表面的高
度在100nm到200nm范围内。
可选的，形成应力层的步骤中，采用选择性外延工艺向所述第一开口和沟槽内填
充应力材料，形成应力层。
相应的，本发明还提供一种晶体管，包括：
基底，所述基底包括衬底以及依次位于衬底表面的应力限制层和沟道层；
位于基底上的栅极结构；
形成于栅极结构两侧沟道层、应力限制层以及部分厚度衬底中的应力层，所述应
力层在所述沟道层中具有朝向栅极结构下方的凸出。
可选的，所述基底为绝缘层上硅结构，包括底层硅、位于所述底层硅上的埋氧层以
及位于埋氧层上的顶层硅；所述底层硅为所述衬底，所述埋氧层为所述应力限制层，所述顶
层硅为所述沟道层；所述栅极结构位于所述顶层硅上。
可选的，所述沟道层的厚度在20nm到100nm范围内。
可选的，所述应力限制层的材料为氧化硅或氮化硅。
可选的，所述应力限制层的厚度在30nm到100nm范围内。
可选的，所述凸出的形状为Sigma形或U形。
与现有技术相比，本发明的技术方案具有以下优点：
本发明通过在基底内设置应力限制层，使所形成的晶体管的沟道限制于应力限制
层和栅极结构之间的沟道层内，位于栅极两侧基底内的应力层分为位于沟道层内具有凸出
的部分以及位于应力限制层和衬底内的部分。位于沟道层内应力层的凸出能够向沟道层内
的沟道引入应力，位于应力限制层和衬底内的应力层能够增大应力层的体积，以增大沟道
区的应力。以提高沟道内载流子的迁移率，达到改善晶体管的性能。
本发明的可选方案中，采用绝缘层上硅结构作为基底，沟道层为绝缘层上硅结构
的顶层硅，应力限制层为绝缘层上硅结构的埋氧层，能够减弱源区或者漏区电场对沟道内
载流子的影响，从而改善所形成晶体管漏端引入势垒降低效应(Drain Induced Barrier
Lowering,DIBL)，提高所形成器件性能。
本发明可选方案中，应力层位于沟道层的凸出为U形，避免形成具有尖端的凸出，
能够有效降低沟道区出现尖端放电的可能，提高了所形成晶体管的性能和稳定性。
附图说明
图1是现有技术中一种晶体管的结构示意图；
图2至图6是本发明所提供晶体管的形成方法一实施例各个步骤的结构示意图。
具体实施方式
由背景技术可知，现有技术中的晶体管存在沟道区载流子迁移率较低的问题。现
结合晶体管的结构分析载流子迁移率低问题的原因：
参考图1，示出了一种晶体管的结构示意图。
所述晶体管包括：基底10，以及位于基底10表面的栅极结构20。
为了提高晶体管沟道区内载流子迁移率，通常在栅极结构20两侧的基底10内设置
Sigma形的应力层30。所述Sigma形的应力层30具有指向沟道区的凸出，位于凸出处的应力
材料更靠近沟道区，能够在沟道区引入更大的应力。
为了使应力层30能够在沟道区引入足够大的应力，应力层30需要具有一定的体
积，应力层30的厚度h如果太薄，应力层30的体积太小，因此无法在沟道区产生足够大的应
力，从而也无法有效改善晶体管的性能。
但是随着应力层30厚度h增大，则Sigma形应力层30指向沟道区的凸出深入沟道区
的距离越大，因此位于栅极结构20下方沟道的长度l越小，甚至有可能出现穿通现象，从而
影响所形成晶体管的性能。
为解决所述技术问题，本发明提供一种晶体管的形成方法，包括：
提供基底，所述基底包括衬底以及依次位于衬底表面的应力限制层和沟道层；在
所述基底上形成栅极结构；去除栅极结构两侧的沟道层，并在剩余沟道层侧壁内形成凹槽；
去除栅极结构两侧的应力限制层和部分厚度的基底，形成第一开口；向所述第一开口和凹
槽内填充应力材料，形成应力层。
本发明通过在基底内设置应力限制层，使所形成的晶体管的沟道限制于应力限制
层和栅极结构之间的沟道层内，位于栅极两侧基底内的应力层分为位于沟道层内具有凸出
的部分以及位于应力限制层和衬底内的部分。位于沟道层内应力层的凸出能够向沟道层内
的沟道引入应力，位于应力限制层和衬底内的应力层能够增大应力层的体积，以增大沟道
区的应力。以提高沟道内载流子的迁移率，达到改善晶体管的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明
的具体实施例做详细的说明。
参考图2至图6，示出了本发明所提供晶体管的形成方法一实施例各个步骤的结构
示意图。
参考图2，提供基底100，所述基底100包括衬底101以及依次位于衬底101表面的应
力限制层102和沟道层103。
所述基底100为后续半导体工艺提供操作平台。本实施例中，所述基底100为绝缘
层上硅结构(Silicon On Insulator,SOI)，包括底层硅、位于底层硅表面的埋氧层以及位
于埋氧层表面的顶层硅。
所述衬底101是后续半导体工艺的操作平台。所述衬底101的材料选自单晶硅、多
晶硅或者非晶硅；所述衬底101也可以选自硅、锗、砷化镓或硅锗中一种或多种的化合物；所
述衬底101还可以是其他半导体材料。本实施例中，所述衬底101为绝缘层上硅结构的底层
硅。
所述应力限制层102使所形成晶体管的沟道限制于应力限制层102与栅极结构之
间。所述应力限制层102的材料可以为氧化硅或氮化硅。本实施例中，所述应力限制层102为
绝缘层上硅结构的埋氧层。
所述应力限制层102的厚度过小，难以实现限制晶体管沟道的功能；如果应力限制
层102的厚度过大，则会造成材料浪费或者增加工艺难度，还会影响所形成晶体管的集成
度。具体的，本实施例中，所述应力限制层102的厚度在30nm到100nm范围内。
后续在所述沟道层103表面形成栅极结构，所形成的晶体管的沟道位于所述沟道
层103。所述沟道层103的材料可以选自单晶硅、多晶硅或者非晶硅； 所述沟道层103的材料
也可以选自硅、锗、砷化镓或硅锗中一种或多种的化合物；所述沟道层103还可以是其他半
导体材料。本实施例中，所述沟道层103为绝缘层上硅结构的顶层硅。
如果沟道层103的厚度过小，会使所形成晶体管的沟道太薄，影响晶体管的性能；
如果沟道层103的厚度过大，则会造成材料浪费或者增加工艺难度，还会影响所形成晶体管
的集成度。具体的，本实施例中，所述沟道层103的厚度在20nm到100nm范围内。
需要说明的是，本实施例中采用绝缘层上硅结构作为基底100的做法仅为一示例，
本发明的其他实施例中，所述基底还可以是在衬底上依次形成应力限制层和沟道层的半导
体结构，本发明对此不做限制。
所述衬底可以是硅衬底、锗硅衬底、碳硅衬底、玻璃衬底或者III-V族化合物衬底
等；所述应力限制层可以是氧化物或氮化物；所述沟道层的材料为硅、锗、碳化硅、硅锗等。
所述衬底、应力限制层和所述沟道层的选择均不受限制，能够选取适宜于工艺需求或易于
集成的衬底、介质层以及适宜提供沟道的材料。所述应力限制层和沟道层可以选择化学气
相沉积、物理气相沉积、原子层沉积等常规膜层沉积方式形成于衬底表面，也可以采用选择
性外延沉积工艺形成于所述衬底表面。
参考图3，在所述基底100上形成栅极结构200。
本实施例中，所述栅极结构200位于绝缘层上硅结构中所述顶层硅的表面，包括位
于基底100表面的栅介质层201、位于栅介质层201表面的栅电极202以及覆盖栅介质层201
和栅电极202侧壁的栅极侧墙203。
所述栅介质层201的材料为高K材料，具体包括氧化铪、氧化锆、氧化铪硅、氧化镧、
氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝等材料。所述栅电极
202的材料可以为金属或多晶硅。
所述栅极结构200的形成步骤包括：在所述基底100表面形成栅极材料层，所述栅
极材料层包括栅介质材料层和栅电极材料层；在栅极材料层表面形成图形化的光刻胶层，
以所述图形化的光刻胶层为掩膜，刻蚀所述栅极材料层直至露出基底100表面为止，形成栅
极结构200。
其中，形成栅极材料层的步骤包括：通过化学气相沉积、物理气相沉积或者原子层
沉积工艺依次在基底100表面形成栅介质材料层和栅电极材料层。所述图形化的光刻胶通
过涂布工艺以及曝光显影工艺形成。刻蚀所述栅极材料层的工艺为各向异性的干法刻蚀工
艺。
为缩小栅极结构200的尺寸，缩小所形成晶体管的尺寸，所述栅极结构200还可以
采用多重图形化掩膜工艺形成。所述多重图形化掩膜工艺包括：自对准双重图形化(Self-
aligned Double Patterned，SaDP)工艺、自对准三重图形化(Self-aligned Triple
Patterned)工艺、或自对准四重图形化(Self-aligned Double Double Patterned，SaDDP)
工艺。
需要说明的是，由于栅极结构的形成工艺可以分为“前栅(Gate First)”工艺和
“后栅(Gate First)”工艺，本实施例中以“前栅”工艺为例进行说明，但是并不能以此限制
本发明。本发明对所述栅极结构200形成步骤与晶体管源区或漏区形成步骤的先后顺序不
做限制。
在本发明的其他实施例中，可以采用“后栅”工艺形成所述晶体管。具体的，当采用
“后栅”工艺形成所述晶体管的栅极结构时，所述栅极结构为伪栅结构，包括依次位于基底
表面的栅介质层和伪栅电极；后续在形成源区或漏区之后，所述形成方法还包括形成覆盖
所述基底表面的层间介质层，所述层间介质层上表面与伪栅结构的上表面齐平；之后去除
所述伪栅形成露出栅介质层的开口。
栅极侧墙203的作用是避免后续半导体工艺对所形成晶体管沟道区产生损伤，减
少源漏穿通现象的出现。栅极侧墙203的材料可以为氮化物或氧化物。本实施例中，所述栅
极侧墙203的材料为氧化硅。
具体的，形成所述栅极侧墙203的步骤包括：首先形成覆盖所述基底100表面、所述
栅电极202顶部和侧壁以及栅介质层201侧壁的侧墙材料层；之后利用各向异性干法刻蚀工
艺去除所述基底100表面和所述栅电极202顶部侧墙材料层，露出所述栅极结构200和所述
基底100的表面。所述栅电极202和栅介质层201侧壁的侧墙材料层被保留，形成栅极侧墙
203。
需要说明的是，后续所述栅极结构200通过插塞实现所述晶体管与外部 电路的连
接，为减小所形成插塞与所述栅极结构200的接触电阻，本实施例中，所述栅极结构200还包
括覆盖所述栅电极202的连接层204。所述连接层204可以由金属硅化物(Silicide)形成。具
体的，本实施例中，所述连接层204的材料为硅化镍。
具体的，形成所述连接层204的步骤可以包括：形成图形化的阻挡层(Salicide
Block，SAB)，所述图形化的阻挡层覆盖所述基底100表面，并露出所述栅电极202表面；以所
述图形化的阻挡层为掩膜，沉积连接材料层，之后再去除所述阻挡层，以使连接层204仅覆
盖所述栅电极202表面。
参考图4，去除栅极结构200两侧的沟道层103，并在剩余沟道层103侧壁内形成凹
槽301。
具体的，刻蚀所述栅极结构200两侧的沟道层103，形成底部露出应力限制层102的
第二开口302，所述第二开口302的侧壁内形成有凹槽301。
所述第二开口302位于沟道层103内且底部露出应力限制层102，也就是说第二开
口302贯穿所述沟道层103，后续填充以形成应力层。第二开口302位于沟道层103的侧壁上
形成有凹槽301，所述凹槽301具有指向沟道的凸出，后续在凹槽301内填充的应力材料能够
在所述凸出处更靠近沟道，在沟道区引入更大的应力。
所述凹槽301的形状为Sigma形或U形，可以通过湿法刻蚀的方式在栅极结构200两
侧的沟道层103内形成所述第二开口302，所述第二开口302位于沟道层102的侧壁上形成有
所述凹槽301。
本实施例中，所述凹槽301的形状为U形。因此采用湿法刻蚀方式形成所述第二开
口302的步骤包括：首先，采用四甲基氢氧化铵溶液刻蚀所述沟道层103，形成Sigma形凹槽
301a；之后，对Sigma形凹槽301a进行酸洗，形成U形凹槽301。
具体的，形成所述Sigma形凹槽301a的步骤可以包括：首先进行等离子体刻蚀，所
述等离子体刻蚀参数包括：刻蚀气体包括HBr、O2、He、Cl2和NF5；在等离子体刻蚀后进行湿法
刻蚀，所述湿法刻蚀工艺采用四甲基氢氧化铵(TMAH)溶液，四甲基氢氧化铵的温度为15℃
～70℃。可选的，所述湿法 刻蚀工艺还可以采用氢氧化钾溶液或者氨水溶液。
本实施例中，所述基底100为绝缘层上硅结构，所述沟道层103为绝缘层上硅结构
的顶层硅，由于绝缘层上硅结构顶层硅的厚度较薄，通常仅有某些情况下仅为
因此所形成的晶体管沟道区载流子密度较大。采用U形的凹槽302，能够避免在凹槽
301凸出处出现尖端，从而能够有效降低所形成的晶体管沟道区出现尖端放电的可能，提高
所形成晶体管的性能和稳定性。
需要说明的是，本实施例中，采用U形凹槽302的做法仅为一示例，本发明对此不做
限制。本发明其他实施例中，所述凹槽的形状还可以是Sigma形的。当所述凹槽为Sigma形
时，可以直接通过采用四甲基氢氧化铵溶液刻蚀所述沟道层，仅形成Sigma形凹槽。
结合参考图5，去除栅极结构200两侧的应力限制层102和部分厚度的基底101，形
成第一开口300。
为了避免凹槽301深入沟道区的距离太大，而引起所形成晶体管的沟道长度过小，
所述第二开口302的深度较小。但是由于第二开口302的深度较小，因此后续填充所述第二
开口302所形成的应力层厚度较小，相应的所形成的应力层体积较小，无法在沟道区引入足
够的应力以改善晶体管的性能。所以为了增大所形成应力层的体积，使所形成应力层的具
有足够的体积，在形成第二开口302的步骤之后，再去除第二开口302底部的应力限制层102
和部分厚度的衬底101，以形成第一开口300。
所述第一开口300的形状为方形或U形。具体的，可以通过干法刻蚀工艺去除第二
开口302底部的应力限制层102和部分厚度的衬底101以形成第一开口300。
需要说明的是，如果去除应力限制层102和衬底101的厚度过小，无法提供足够的
空间以形成应力层，无法达到增大应力层改善晶体管性能的目的；如果去除应力限制层102
和衬底101的厚度过大，则容易造成材料浪费或者增大工艺难度的问题。本实施例中，所述
第一开口300的底部至剩余应力限制层102的高度在100nm到200nm范围内。
最后，结合参考图6，向所述第一开口300和凹槽301内填充应力材料，形 成应力层
400。
本实施例中，所形成的晶体管为PMOS晶体管，因此向所述第一开口300内填充的应
力材料为锗硅或锗。由于锗原子半径大于硅原子半径，因此锗硅或锗能够向PMOS晶体管的
沟道区提供压应力，以提高沟道内电子的迁移率。
填充于凹槽301内的应力材料能够形成凸出401。位于凸出401处的应力材料更靠
近所形成晶体管的沟道区，能够在沟道区引入更大的应力，以提高沟道内载流子迁移率。
具体的，凹槽301的形状为Sigma型或U形，因此填充凹槽301所形成的凸出401也相
应的为Sigma形或U形。本实施例中，为了减少尖端放电现象出现的可能，所述凹槽301的形
状为U形，因此所述凸出401的形状也为U形。但是，本发明其他实施例中，凹槽的形状为
Sigma形时，所述填充Sigma形凹槽的凸出的形状也相应为Sigma形，本发明对此不做限制。
具体的，可以采用选择性外延工艺向所述第一开口300内填充应力材料，形成应力
层400。此外，在外延生长应力材料的过程中，还可以原位在应力材料中掺杂离子，以直接形
成源区或者漏区。本实施例中，所形成的晶体管为PMOS晶体管，因此原位掺杂的离子为P型
离子(例如硼离子)。
需要说明的是，本实施例中，向所述第一开口300中填充的应力材料为锗硅或锗，
以形成PMOS晶体管的应力层400的做法仅为一示例。本发明其他实施例中，所形成的晶体管
为NMOS晶体管时，向所述第一开口中填充的应力材料也可以为碳、氟或氮掺杂的硅，以形成
NMOS晶体管的应力层，本发明对此不做限制。碳原子、氟原子或氮原子的半径小于硅原子半
径，因此碳、氟或氮掺杂的硅能够向NMOS晶体管的沟道区提供拉应力，以提高沟道内空穴的
迁移率。
还需要说明的是，后续由所述应力层400形成的源区或漏区通过插塞实现所述晶
体管与外部电路的连接，为减小所形成插塞与所述源区或者漏区的接触电路，在形成应力
层400的步骤之后，所述形成方法还包括：向所述应力层400顶部注入掺杂离子。
当所形成晶体管为PMOS晶体管，所述应力层400的材料为锗硅或锗时， 所述掺杂
离子为锗离子，具体的，锗离子注入的能量在10KeV到100KeV范围内，注入剂量为1E15atom/
cm2到1E16atom/cm2范围内，注入角度在0°到40°范围内，或者通过等离子体方法注入；当所
形成晶体管为NMOS晶体管，所述应力层400的材料为碳、氟或氮掺杂的硅时，所述掺杂离子
为相应的碳离子、氟离子或者氮离子，具体的，掺杂离子的注入能量在0.5KeV到20KeV范围
内，注入剂量为1E13atom/cm2到1E14atom/cm2范围内，注入角度在0°到40°范围内，或者通过
等离子体方法注入。
相应的，本发明还提供一种晶体管，包括：
基底，所述基底包括衬底以及依次位于衬底表面的应力限制层和沟道层；位于基
底上的栅极结构；形成于栅极结构两侧沟道层、应力限制层以及部分厚度衬底中的应力层，
所述应力层在所述沟道层中具有朝向栅极结构下方的凸出。
参考图6，示出了本发明所提供晶体管一实施例的结构示意图。
具体的，所述晶体管包括：
基底100，所述基底100包括衬底101以及依次位于衬底101表面的应力限制层102
和沟道层103。
所述基底100为后续半导体工艺提供操作平台。本实施例中，所述基底100为绝缘
层上硅结构(Silicon On Insulator,SOI)，包括底层硅、位于底层硅表面的埋氧层以及位
于埋氧层表面的顶层硅。
所述衬底101是后续半导体工艺的操作平台。所述衬底101的材料选自单晶硅、多
晶硅或者非晶硅；所述衬底101也可以选自硅、锗、砷化镓或硅锗中一种或多种的化合物；所
述衬底101还可以是其他半导体材料。本实施例中，所述衬底101为绝缘层上硅结构的底层
硅。
所述应力限制层102使所形成晶体管的沟道限制于应力限制层102与栅极结构之
间。所述应力限制层102的材料可以为氧化硅或氮化硅。本实施例中，所述应力限制层102为
绝缘层上硅结构的埋氧层。
所述应力限制层102的厚度过小，难以实现限制晶体管沟道的功能；如 果应力限
制层102的厚度过大，则会造成材料浪费或者增加工艺难度，还会影响所形成晶体管的集成
度。具体的，本实施例中，所述应力限制层的厚度在30nm到100nm范围内。
后续在所述沟道层103表面形成栅极结构，所形成的晶体管的沟道位于所述沟道
层103。所述沟道层103的材料可以选自单晶硅、多晶硅或者非晶硅；所述沟道层103的材料
也可以选自硅、锗、砷化镓或硅锗中一种或多种的化合物；所述沟道层103还可以是其他半
导体材料。本实施例中，所述沟道层103为绝缘层上硅结构的顶层硅。
如果沟道层103的厚度过小，会使所形成晶体管的沟道太薄，影响晶体管的性能；
如果沟道层103的厚度过大，则会造成材料浪费或者增加工艺难度，还会影响所形成晶体管
的集成度。具体的，本实施例中，所述沟道层103的厚度在20nm到100nm范围内。
需要说明的是，本实施例中采用绝缘层上硅结构作为基底100的做法仅为一示例，
本发明的其他实施例中，所述基底还可以是在衬底上依次形成应力限制层和沟道层的半导
体结构，本发明对此不做限制。所述衬底可以是硅衬底、锗硅衬底、碳硅衬底、玻璃衬底或者
III-V族化合物衬底等；所述应力限制层可以是氧化物或氮化物；所述沟道层的材料为硅、
锗、碳化硅、硅锗等。所述衬底、应力限制层和所述沟道层的选择均不受限制，能够选取适宜
于工艺需求或易于集成的衬底、介质层以及示意提供沟道的材料。所述应力限制层和沟道
层可以选择化学气相沉积、物理气相沉积、原子层沉积等常规膜层沉积方式形成于衬底表
面，也可以采用选择性外延沉积工艺形成于所述衬底表面。
位于基底100表面的栅极结构200。
本实施例中，所述栅极结构200位于绝缘层上硅结构中所述顶层硅的表面，包括位
于基底100表面的栅介质层201、位于栅介质层201表面的栅电极202以及覆盖栅介质层201
和栅电极202侧壁的栅极侧墙203。
所述栅介质层201的材料为高K材料，具体包括氧化铪、氧化锆、氧化铪硅、氧化镧、
氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化 锶钛或氧化铝等材料。所述栅电极
202的材料可以为金属或多晶硅。
栅极侧墙203的作用是避免后续半导体工艺对所形成晶体管沟道区产生损伤，减
少源漏穿通现象的出现。栅极侧墙203的材料可以为氮化物或氧化物。本实施例中，所述栅
极侧墙203的材料为氧化硅。
需要说明的是，后续所述栅极结构200通过插塞实现所述晶体管与外部电路的连
接，为减小所形成插塞与所述栅极结构200的接触电阻，本实施例中，所述栅极结构200还包
括覆盖所述栅电极202的连接层204。所述连接层204可以由金属硅化物(Silicide)形成。具
体的，本实施例中，所述连接层204的材料为硅化镍。
所述晶体管还包括：形成于栅极结构200两侧沟道层103、应力限制层102以及部分
厚度衬底101中的应力层400，所述应力层400在所述沟道层103中具有朝向栅极结构200下
方的凸出401。
本实施例中，所形成的晶体管为PMOS晶体管，所述应力层400的材料为锗硅或锗。
由于锗原子半径大于硅原子半径，因此锗硅或锗能够向PMOS晶体管的沟道区提供压应力，
以提高沟道内电子的迁移率。
位于凸出401处的应力层400更靠近所形成晶体管的沟道区，能够在沟道区引入更
大的应力，以提高沟道内载流子迁移率。具体的，所述凸出401的形状为Sigma形或U形。本实
施例中，为了减少尖端放电现象出现的可能，所述凸出401的形状为U形。但是，本发明其他
实施例中，所述凸出的形状也可以为Sigma形，本发明对此不做限制。
此外，所述应力层400中还可以包括有掺杂离子，以形成晶体管的源区或者漏区。
本实施例中，所形成的晶体管为PMOS晶体管，因此掺杂离子为P型离子(例如硼离子)。
需要说明的是，本实施例中，所述应力层400的材料为锗硅或锗的做法仅为一示
例。本发明其他实施例中，所形成的晶体管为NMOS晶体管时，所述应力层的材料还可以为
碳、氟或氮掺杂的硅，本发明对此不做限制。碳原子、氟原子或氮原子的半径小于硅原子半
径，因此碳、氟或氮掺杂的硅能够向NMOS晶体管的沟道区提供拉应力，以提高沟道内空穴的
迁移率。
综上，本发明通过在基底内设置应力限制层，使所形成的晶体管的沟道限制于应
力限制层和栅极结构之间的沟道层内，位于栅极两侧基底内的应力层分为位于沟道层内具
有凸出的部分以及位于应力限制层和衬底内的部分。位于沟道层内应力层的凸出能够向沟
道层内的沟道引入应力，位于应力限制层和衬底内的应力层能够增大应力层的体积，以增
大沟道区的应力。以提高沟道内载流子的迁移率，达到改善晶体管的性能。本发明的可选方
案中，采用绝缘层上硅结构作为基底，沟道层为绝缘层上硅结构的顶层硅，应力限制层为绝
缘层上硅结构的埋氧层，能够减弱源区或者漏区电场对沟道内载流子的影响，从而改善所
形成晶体管漏端引入势垒降低效应(Drain Induced Barrier Lowering,DIBL)，提高所形
成器件性能。本发明可选方案中，应力层位于沟道层的凸出为U形，避免形成具有尖端的凸
出，能够有效降低沟道区出现尖端放电的可能，提高了所形成晶体管的性能和稳定性。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本
发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所
限定的范围为准。