改善SRAM性能的方法技术领域
本发明涉及半导体制作技术领域，特别涉及一种改善SRAM性能的方法。
背景技术
在目前的半导体产业中，集成电路产品主要可分为三大类型：逻辑、存
储器和模拟电路，其中存储器件在集成电路产品中占了相当大的比例。随着
半导体技术发展，对存储器件进行更为广泛的应用，需要将所述存储器件与
其他器件区同时形成在一个芯片上，以形成嵌入式半导体存储装置。例如将
所述存储器件内嵌置于中央处理器，则需要使得所述存储器件与嵌入的中央
处理器平台进行兼容，并且保持原有的存储器件的规格及对应的电学性能。
一般地，需要将所述存储器件与嵌入的标准逻辑装置进行兼容。对于嵌
入式半导体器件来说，其通常分为逻辑区和存储区，逻辑区通常包括逻辑器
件，存储区则包括存储器件。随着存储技术的发展，出现了各种类型的半导
体存储器，例如静态随机随机存储器(SRAM，Static Random Access Memory)、
动态随机存储器(DRAM，Dynamic Random Access Memory)、可擦除可编
程只读存储器(EPROM，Erasable Programmable Read-Only Memory)、电可
擦除可编程只读存储器(EEPROM，Electrically Erasable Programmable
Read-Only)和闪存(Flash)。由于静态随机存储器具有低功耗和较快工作速
度等优点，使得静态随机存储器及其形成方法受到越来越多的关注。
然而，现有技术形成的半导体器件中静态随机存储器的性能有待进一步
提高，使得半导体器件的整体性能较差。
发明内容
本发明解决的问题是提供一种改善SRAM性能的方法，改善存储器的写
入冗余度，从而提高形成的半导体器件的整体性能。
为解决上述问题，本发明提供一种改善SRAM性能的方法，包括：提供
基底，所述基底包括N型逻辑器件区、P型逻辑器件区、上拉晶体管区以及
传送门晶体管区，其中，所述N型逻辑器件区包括若干个N型阈值电压区，
所述P型逻辑器件区包括若干个P型阈值电压区，所述N型逻辑器件区、P
型逻辑器件区、上拉晶体管区以及传送门晶体管区的部分基底表面形成有栅
介质层；在所述P型逻辑器件区栅介质层表面形成P型功函数层，且所述若
干个P型阈值电压区对应的P型功函数层的等效功函数值不同，其中，等效
功函数值最大的P型功函数层为第一P型功函数层；在所述上拉晶体管区的
栅介质层表面形成上拉功函数层，且所述上拉功函数层的材料和厚度与第一P
型功函数层的材料和厚度相同；对所述上拉晶体管区的基底进行第一阈值电
压调节掺杂处理；在所述N型逻辑器件区栅介质层表面形成N型功函数层，
且所述若干个N型阈值电压区对应的N型功函数层的等效功函数值不同，其
中，等效功函数值最大的N型功函数层为第一N型功函数层；在所述传送门
晶体管区的栅介质层表面形成传送门功函数层，且所述传送门功函数层的材
料和厚度与第一N型功函数层的材料和厚度相同；对所述传送门晶体管区的
基底进行第二阈值电压调节掺杂处理；在所述N型功函数层表面、P型功函
数层表面、传送门功函数层表面以及上拉功函数层表面形成栅电极层。
可选的，在所述若干个P型阈值电压区对应的P型功函数层中，所述第
一P型功函数层的厚度最厚；在所述若干个N型阈值电压区对应的N型功函
数层中，所述第一N型功函数层的厚度最薄。
可选的，在同一道工艺步骤中，形成所述上拉功函数层和第一P型功函
数层；在同一道工艺步骤中，形成所述传送门功函数层和第一N型功函数层。
可选的，所述第二阈值电压调节掺杂处理的掺杂离子为B，掺杂浓度为
1E12atom/cm3至1E14atom/cm3。
可选的，所述第一阈值电压掺杂处理的掺杂离子为As，掺杂浓度为
1E12atom/cm3至1E14atom/cm3。
与现有技术相比，本发明的技术方案具有以下优点：
本发明提供的改善SRAM性能的方法的技术方案中，在P型逻辑器件区
栅介质层表面形成P型功函数层，且所述若干个P型阈值电压区对应的P型
功函数层的等效功函数值不同，其中，等效功函数值最大的P型功函数层为
第一P型功函数层；在上拉晶体管区的栅介质层表面形成上拉功函数层，且
所述上拉功函数层的材料和厚度与第一P型功函数层的材料和厚度相同。也
就是说，上拉晶体管区的上拉功函数层的等效功函数值与若干P型功函数层
的等效功函数值中的最大等效功函数值相同，为使上拉晶体管保持具有固定
的阈值电压数值，对所述上拉晶体管区的基底进行第一阈值电压调节掺杂处
理的掺杂离子浓度较高，进而使得形成的上拉晶体管的饱和电流和开态电流
较小。在N型逻辑器件区栅介质层表面形成N型功函数层，且所述若干个N
型阈值电压区对应的N型功函数层的等效功函数值不同，其中，等效功函数
值最大的N型功函数层为第一N型功函数层；在传送门晶体管区的栅介质层
表面形成传送门功函数层，且所述传送门功函数层的材料和厚度与第一N型
功函数层的材料和厚度相同。也就是说，传送门晶体管区的传送门功函数层
的等效功函数值与若干N型功函数层的等效功函数值中的最大等效功函数值
相同，为了使传送门晶体管保持具有固定的阈值电压数值，对所述传送门晶
体管区的基底进行的第二阈值电压调节掺杂处理的掺杂离子浓度较低，进而
使得形成的传送门晶体管的饱和电流和开态电流较大。因此本发明形成的半
导体器件中存储器的伽马比得到提高，从而使得存储器的写入冗余度得到改
善，进而提高形成的存储器的电学性能，提高半导体器件的整体性能。
附图说明
图1至图15为本发明一实施例提供的半导体器件形成过程的剖面结构示
意图。
具体实施方式
由背景技术可知，现有技术中形成的半导体器件中静态随机存储器的性
能有待提高。
对于静态随机存储器，其主要包括上拉(PU，Pull Up)晶体管、下拉(PD，
Pull Down)晶体管以及传送门(PG，Pass Gate)晶体管，而存储器的写入冗
余度(write margin)对存储器性能起到关键作用，若能够改善存储器的写入
冗余度性能，则存储器的良率将得到提高，半导体器件的整体性能相应得到
改善。研究发现，存储器的写入冗余度与伽玛比(gamma ratio)成正比例关
系，伽马比为传送门晶体管的开态电流与上拉晶体管的开态电流之间的比值。
传送门晶体管的开态电流与传送门晶体管沟道区的掺杂离子浓度有关，传送
门晶体管沟道区的掺杂离子浓度越低，则传送门晶体管的开态电流越大；上
拉晶体管的开态电流与上拉晶体管沟道区的掺杂离子浓度有关，上拉晶体管
沟道区的掺杂离子浓度越高，则上拉晶体管的开态电流越小。因此，降低传
送门晶体管沟道区的掺杂离子浓度，或者提高上拉晶体管沟道区的掺杂离子
浓度，能够使得存储器的伽马比增加，进而提高存储器的写入冗余度，改善
存储器的良率。
进一步研究发现，对于传送门晶体管而言，传送门晶体管为NMOS管，
所述传送门晶体管一般具有固定的阈值电压值(Vt)，若在形成传送门晶体管
时采用了等效功函数值(equal work function)较高的功函数层，为了使传送
门晶体管保持固定的阈值电压，则相应传送门晶体管沟道区的阈值电压调节
掺杂离子浓度较低，使得传送门晶体管的开态电流增加。对于上拉晶体管而
言，上拉晶体管为PMOS管，所述上拉晶体管一般也具有固定阈值电压，若
在形成上拉晶体管时采用了等效功函数值较高的功函数层，则为了使上拉晶
体管保持固定的阈值电压，所述上拉晶体管沟道区的阈值电压调节掺杂离子
浓度应较高，使得上拉晶体管的开态电流减小。
为此，本发明提供一种改善SRAM性能的方法，本发明中上拉晶体管区
的上拉功函数层的等效功函数值为：P型逻辑器件区中若干P型功函数层的等
效功函数值中最大的等效功函数值，为使上拉晶体管保持具有固定的阈值电
压数值，对所述上拉晶体管区的基底进行第一阈值电压调节掺杂处理的掺杂
离子浓度较高，进而使得形成的上拉晶体管的饱和电流和开态电流较小；传
送门晶体管区的传送门功函数层的等效功函数值为：N型逻辑器件区中若干N
型功函数层的等效功函数值中最大的等效功函数值，为了使传送门晶体管保
持具有固定的阈值电压数值，对所述传送门晶体管区的基底进行的第二阈值
电压调节掺杂处理的掺杂离子浓度较低，进而使得形成的传送门晶体管的饱
和电流和开态电流较大。因此本发明形成的半导体器件中存储器的伽马比得
到提高，从而使得存储器的写入冗余度得到改善，进而提高形成的存储器的
电学性能，提高半导体器件的整体性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图
对本发明的具体实施例做详细的说明。
图1至图15为本发明一实施例提供的半导体器件形成过程的剖面结构示
意图。
参考图1，提供基底，所述基底包括N型逻辑器件区(未标示)、P型逻
辑器件区(未标示)、上拉晶体管区I以及传送门晶体管区II。
本实施例形成的半导体器件包括逻辑器件以及SRAM器件。所述N型逻
辑器件区为后续形成N型逻辑器件提供工艺平台，所述P型逻辑器件区为后
续形成P型逻辑器件提供工艺平台，所述上拉晶体管区I为后续形成上拉晶体
管提供工艺平台，所述传送门晶体管区II为后续形成传送门晶体管提供工艺
平台。所述上拉晶体管区I为PMOS区域，所述传送门晶体管区域II为NMOS
区域。
所述基底还包括下拉晶体管区III，所述下拉晶体管区III为后续形成下拉
晶体管提供工艺平台，所述下拉晶体管区III为NMOS区域。其中，所述上拉
晶体管区I、传送门晶体管区II以及下拉晶体管区III为存储区，为后续形成
静态随机存储器提供工艺平台。
所述P型逻辑器件区包括若干个P型阈值电压区，其中，所述P型阈值
电压区包括P型超低阈值电压区(ULVT，Ultra-low VT)11、P型标准阈值电
压区(Standard VT)12以及P型高阈值电压(High VT)区13，各区域形成
的P型逻辑器件的阈值电压由低至高的排序为：P型超低阈值电压区11、P
型标准阈值电压区12、P型高阈值电压区13。所述P型逻辑器件区还能够包
括P型低阈值电压区(未图示)、P型输入输出器件区(IO，Input Output)(未
图示)。
所述N型逻辑器件区包括若干个N型阈值电压区，其中，所述N型阈值
电压包括N型超低阈值电压区21、N型标准阈值电压区22以及N型高阈值
电压区23，各区域形成的N型逻辑器件的阈值电压由低至高的排序为：N型
超低阈值电压区21、N型标准阈值电压区22、N型高阈值电压区23。所述N
型逻辑器件区还能够包括N型低阈值电压区(未图示)、N型输入输出器件区
(未图示)。
本实施例以形成的半导体器件为鳍式场效应管为例，所述基底包括衬底
101、位于衬底101表面的分立的鳍部102。
在另一实施例中，所述半导体器件为平面晶体管，所述基底为平面基底，
所述平面基底为硅衬底、锗衬底、硅锗衬底或碳化硅衬底、绝缘体上硅衬底
或绝缘体上锗衬底、玻璃衬底或III-V族化合物衬底(例如氮化镓衬底或砷化
镓衬底等)，栅极结构形成于所述平面基底表面。
所述衬底101的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所
述衬底101还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底；所述鳍部102
的材料包括硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。本实施例中，所述
衬底101为硅衬底，所述鳍部102的材料为硅。
本实施例中，形成所述衬底101、鳍部102的工艺步骤包括：提供初始衬
底；在所述初始衬底表面形成图形化的硬掩膜层103；以所述硬掩膜层103为
掩膜刻蚀所述初始衬底，刻蚀后的初始衬底作为衬底101，位于衬底101表面
的凸起作为鳍部102。
在一个实施例中，形成所述硬掩膜层103的工艺步骤包括：首先形成初
始硬掩膜；在所述初始硬掩膜表面形成图形化的光刻胶层；以所述图形化的
光刻胶层为掩膜刻蚀所述初始硬掩膜，在初始衬底表面形成硬掩膜层103；去
除所述图形化的光刻胶层。
在其他实施例中，所述硬掩膜层的形成工艺还能够包括：自对准双重图
形化(SADP，Self-aligned Double Patterned)工艺、自对准三重图形化
(Self-aligned Triple Patterned)工艺、或自对准四重图形化(Self-aligned Double
Double Patterned)工艺。所述双重图形化工艺包括LELE
(Litho-Etch-Litho-Etch)工艺或LLE(Litho-Litho-Etch)工艺。
本实施例中，在形成所述鳍部102之后，保留位于鳍部102顶部表面的
硬掩膜层103。所述硬掩膜层103的材料为氮化硅，后续在进行平坦化工艺时，
所述硬掩膜层103顶部表面能够作为平坦化工艺的停止位置，起到保护鳍部
102顶部的作用。本实施例中，所述鳍部102的顶部尺寸小于底部尺寸。在其
他实施例中，所述鳍部的侧壁还能够与衬底表面相垂直，即鳍部的顶部尺寸
等于底部尺寸。
参考图2，形成覆盖所述衬底101表面以及鳍部102表面的隔离膜104，
所述隔离膜104顶部高于硬掩膜层103顶部。
在形成所述隔离膜104之前，还包括步骤：对所述衬底101和鳍部102
进行氧化处理，在所述衬底101表面以及鳍部102表面形成线性氧化层。
所述隔离膜104为后续形成隔离层提供工艺基础；所述隔离膜104的材
料为绝缘材料，例如为氧化硅、氮化硅或氮氧化硅。本实施例中，所述隔离
膜104的材料为氧化硅。
为了提高形成隔离膜104工艺的填孔(gap-filling)能力，采用流动性化
学气相沉积(FCVD，Flowable CVD)或高纵宽比化学气相沉积工艺(HARP
CVD)，形成所述隔离膜104。
在形成所述隔离膜104之后，还包括步骤：对所述隔离膜104进行退火
处理，提高所述隔离膜104的致密度。
参考图3，去除部分厚度的隔离膜104(参考图2)形成隔离层114，所
述隔离层114位于衬底101表面且覆盖鳍部102部分侧壁表面，所述隔离层
114顶部低于鳍部102顶部。
所述隔离层114的材料为氧化硅、氮化硅或氮氧化硅。本实施例中，所
述隔离层114的材料为氧化硅。
在一个实施例中，采用干法刻蚀工艺，刻蚀去除部分厚度的隔离膜104。
在另一实施例中，采用湿法刻蚀工艺，刻蚀去除部分厚度的隔离膜104。
还包括步骤：刻蚀去除所述硬掩膜层103(参考图2)。还能够包括步骤：
在所述鳍部102顶部和侧壁表面、以及隔离层114表面形成屏蔽层，所述屏
蔽层的材料为氧化硅或氮氧化硅，其作用在于：在后续的掺杂处理过程中，
所述屏蔽层能够减小掺杂处理对鳍部102造成的晶格损伤。
还包括步骤：对所述P型逻辑器件区以及上拉晶体管区I进行N型阱区
掺杂处理，在所述P型逻辑器件区以及上拉晶体管区I的基底内形成N型阱
区；对所述N型逻辑器件区、传送门晶体管区II以及下拉晶体管区III进行P
型阱区掺杂处理，在所述N型逻辑器件区、传送门晶体管区II以及下拉晶体
管区III的基底内形成P型阱区。
参考图4，对所述上拉晶体管区I的基底进行第一阈值电压调节掺杂处理。
本实施例中，所述上拉晶体管区I为PMOS区域，所述第一阈值电压调
节掺杂处理的掺杂离子为N型离子，N型离子为P、As或Sb。所述第一阈值
电压调节掺杂处理实际上是对后续形成的上拉晶体管栅极结构下方的沟道区
进行的掺杂，本实施例中，对上拉晶体管区I的鳍部102进行第一阈值电压调
节掺杂处理。
对所述上拉晶体管区I的基底进行第一阈值电压调节掺杂处理的工艺步
骤包括：在所述隔离层114表面以及鳍部102表面形成第一图形层105，所述
第一图形层105暴露出上拉晶体管区I基底表面；以所述第一图形层105为掩
膜，对所述上拉晶体管区I的鳍部102进行N型离子注入；接着，去除所述
第一图形层105。
本实施例中，后续在上拉晶体管区I基底上形成的上拉功函数层等效功函
数值较高，具体的，后续会在各P型阈值电压区形成等效功函数值不同的P
型功函数层，其中，等效功函数值最大的P型功函数层为第一P型功函数层，
而本实施例中后续形成的上拉功函数层与第一P型功函数层的材料和厚度均
相同。因此对于上拉晶体管而言，上拉晶体管中上拉功函数层的等效功函数
值较大，为了使形成的上拉晶体管具有固定的阈值电压，本实施例中对上拉
晶体管区I基底进行的第一阈值电压调节掺杂处理的掺杂离子浓度应较高。本
实施例中，所述第一阈值电压掺杂处理的掺杂离子为As，掺杂浓度为
1E12atom/cm3至1E14atom/cm3。
与现有技术中对上拉晶体管区的基底进行的阈值电压调节掺杂处理的掺
杂浓度相比较，本实施例中对上拉晶体管区I基底进行的第一阈值电压调节掺
杂处理的掺杂离子浓度更高，也可以认为，本实施例中上拉晶体管区I沟道区
的掺杂离子浓度更高，因此本实施例相应形成的上拉晶体管的饱和电流和开
态电流更低，使得形成的上拉晶体管具有更低的工作电流。
在一个具体实施例中，采用离子注入工艺进行所述第一阈值电压调节掺
杂处理，所述第一阈值电压调节掺杂处理的工艺参数包括：注入离子为As，
注入能量为5kev至15kev，注入剂量为1E12atom/cm2至1E14atom/cm2，注入
角度为0度至15度，twist角度为23度，注入次数为4次。
还包括步骤：对所述P型逻辑器件区基底进行N型阈值电压调节掺杂处
理。具体的，对所述P型超低阈值电压区11、P型标准阈值电压区12以及P
型高阈值电压区13的基底进行N型阈值电压调节掺杂处理。根据若干个P型
阈值电压区形成的器件所需的阈值电压范围，确定对各P型阈值电压区进行N
型阈值电压调节掺杂处理的掺杂浓度。本实施例中，对所述P型超低阈值电
压区11、P型标准阈值电压区12以及P型高阈值电压区13进行的N型阈值
电压调节掺杂处理的掺杂浓度不相同。
参考图5，对所述传送门晶体管区II的基底进行第二阈值电压调节掺杂
处理。
本实施例中，所述传送门晶体管区II为NMOS区域，所述第二阈值电压
调节掺杂处理的掺杂离子为P型离子，P型离子为B、Ga或In。所述第二阈
值调节掺杂处理实际上是对后续形成的传送门晶体管栅极结构下方的沟道区
进行的掺杂，本实施例中，对传送门晶体管区II的鳍部102进行第二阈值电
压调节掺杂处理。
对所述传送门晶体管区II的基底进行第二阈值电压调节掺杂处理的工艺
步骤包括：在所述隔离层114表面以及鳍部102表面形成第二图形层106，所
述第二图形层106暴露出传送门晶体管区II的基底表面；以所述第二图形层
106为掩膜，对所述传送门晶体管区II的鳍部102进行P型离子注入；接着，
去除所述第二图形层106。
本实施例中，后续在传送门晶体管区II栅介质层表面形成的传送门功函
数层等效功函数值较高，具体的，后续会在各N型阈值电压区形成等效功函
数值不同的N型功函数层，其中，等效功函数值最大的N型功函数层为第一
N型功函数层，而本实施例中后续形成的传送门功函数层与第一N型功函数
层的材料和厚度均相同。
因此对于传送门晶体管而言，传送门晶体管中传送门功函数层的的等效
功函数值较大，为了使形成的传送门晶体管具有固定的阈值电压，本实施例
中对传送门晶体管区II基底进行的第二阈值电压调节掺杂处理的掺杂离子浓
度应较低。本实施例中，所述第二阈值电压调节掺杂处理的掺杂离子为B，
掺杂浓度为1E12atom/cm3至1E14atom/cm3。
与现有技术中对传送门晶体管区的基底进行的阈值电压调节掺杂处理的
掺杂浓度相比较，本实施例中对传送门晶体管区II基底进行的第二阈值电压
调节掺杂处理的掺杂离子浓度更低，也可以认为，本实施例中传送门晶体管
区II沟道区的掺杂离子浓度更低，因此本实施例相应形成的传送门晶体管的
饱和电流和开态电流更低，使得形成的传送门晶体管具有更低的工作电流。
在一个具体实施例中，采用离子注入工艺进行所述第二阈值电压调节掺
杂处理，所述第二阈值电压调节掺杂处理的工艺参数包括：注入离子为B，
注入能量为2kev至5kev，注入剂量为1E12atom/cm2至1E14atom/cm2，注入
角度为0度至15度，注入twist角度为23度，注入次数为4次。
还包括步骤：对所述下拉晶体管区III的基底进行第三阈值电压调节掺杂
处理，所述第三阈值电压调节掺杂处理的掺杂离子为P型离子；对所述N型
逻辑器件区基底进行P型阈值电压调节掺杂处理。具体的，对所述N型超低
阈值电压调节区21、N型标准阈值电压区22以及N型高阈值电压区23的基
底进行P型阈值电压调节掺杂处理。根据若干个N型阈值电压区形成的器件
所需的阈值电压范围，确定对各N型阈值电压区进行P型阈值电压调节掺杂
处理的掺杂浓度。本实施例中，对所述N型超低阈值电压区21、N型标准阈
值电压区22以及N型高阈值电压区23进行的P型阈值电压调节掺杂处理的
掺杂浓度不相同。
后续会在基底表面形成栅极结构，本实施中，以采用后栅工艺(gate last)
形成栅极结构作为示例，即在形成源漏区(S/D，Source/Drain)之后形成栅极
结构。在其他实施例中，还能够采用先栅工艺(gate first)形成栅极结构，在
形成源漏区之前形成栅极结构。
参考图6，在所述上拉晶体管区I、P型逻辑器件区、N型逻辑器件区、
传送门晶体管区II以及下拉晶体管区II基底表面形成伪氧化膜；在所述伪氧
化膜表面形成伪栅膜；图形化所述伪栅膜以及伪氧化膜，形成位于N型逻辑
器件区、P型逻辑器件区、上拉晶体管区I、传送门晶体管区II以及下拉晶体
管区III部分基底表面的伪氧化层201，形成位于氧化层201表面的伪栅层202。
所述伪栅层202占据后续形成的栅极结构的空间位置。所述伪氧化层201
的材料为氧化硅或氮氧化硅，所述伪栅层202的材料为多晶硅、非晶硅或无
定形碳。本实施例中，所述伪氧化层201的材料为氧化硅，所述伪栅层202
的材料为多晶硅。
还包括步骤：在所述伪栅层202侧壁表面形成偏移侧墙；对所述伪栅层
202两侧的N型逻辑器件区鳍部102进行轻掺杂处理，形成N型LDD区域，
本实施例中，包括对N型逻辑器件区中各N型阈值电压区的鳍部102进行轻
掺杂处理；对所述伪栅层202两侧的P型逻辑器件区鳍部102进行轻掺杂处
理，形成P型LDD区域，本实施例中，包括对P型逻辑器件区中各P型阈值
电压区的鳍部102进行轻掺杂处理；对所述伪栅层202两侧的上拉晶体管区I
鳍部102进行轻掺杂处理，形成上拉LDD区域；对所述伪栅层202两侧的传
送门晶体管区II鳍部102进行轻掺杂处理，形成传送门LDD区域；对所述伪
栅层202两侧的下拉晶体管区III鳍部102进行轻掺杂处理，形成下拉LDD
区域。
还包括步骤：在所述偏移侧墙侧壁表面形成主侧墙；对所述伪栅层202
两侧的N型逻辑器件区鳍部102进行重掺杂处理，形成N型S/D区域，本实
施例中，包括对N型逻辑器件区中各N型阈值电压区的鳍部102进行重掺杂
处理；对所述伪栅层202两侧的P型逻辑器件区鳍部102进行重掺杂处理，
形成P型S/D区域，本实施例中，包括对P型逻辑器件区中各P型阈值电压
区的鳍部102进行重掺杂处理；对所述伪栅层202两侧的上拉晶体管区I鳍部
102进行重掺杂处理，形成上拉S/D区域；对所述伪栅层202两侧的传送门晶
体管区域II鳍部102进行重掺杂处理，形成传送门S/D区域；对所述伪栅层
202两侧的下拉晶体管区III鳍部102进行重掺杂处理，形成下拉S/D区域。
参考图7，去除所述伪栅层202(参考图6)以及伪氧化层201(参考图6)。
在去除所述伪栅层202之前，还包括步骤：在所述基底表面形成层间介
质层(未图示)，所述层间介质层覆盖伪栅层202的侧壁表面。
采用干法刻蚀工艺、湿法刻蚀工艺或SiCoNi刻蚀系统，刻蚀去除所述伪
栅层202和伪氧化层201。在去除所述伪栅层202的工艺过程中，所述伪氧化
层201起到保护鳍部102的作用。
接着，参考图8，在所述N型逻辑器件区、P型逻辑器件区、上拉晶体管
区I、传送门晶体管区II以及下拉晶体管区III基底表面形成界面层204。
所述界面层204作为后续形成的栅介质层的一部分，所述界面层204的
材料为氧化硅或氮氧化硅。本实施例中，采用氧化工艺形成所述界面层204，
所述氧化工艺为干氧氧化、湿氧氧化或水汽氧化，形成的界面层204仅位于
暴露出的鳍部102顶部表面和侧壁表面。
在其他实施例中，采用沉积工艺形成所述界面层，所述沉积工艺为化学
气相沉积、物理气相沉积或原子层沉积，形成的界面层还位于隔离层表面。
继续参考图8，在所述界面层204表面形成高k栅介质层205。
本实施例中，所述高k栅介质层205还位于隔离层114表面以及层间介
质层(未图示)侧壁表面。所述高k栅介质层205的材料为高k栅介质材料，
其中，高k栅介质材料指的是，相对介电常数大于氧化硅相对介电常数的栅
介质材料，所述高k栅介质层205的材料为HfO2、HfSiO、HfSiON、HfTaO、
HfTiO、HfZrO、ZrO2或Al2O3。
采用化学气相沉积、物理气相沉积或原子层沉积工艺形成所述高k栅介
质层205。本实施例中，所述高k栅介质层205的材料为HfO2，所述高k栅
介质层205的厚度为5埃至15埃，采用原子层沉积工艺形成所述高k栅介质
层205。
所述界面层204以及位于界面层204表面的高k栅介质层205的叠层结
构作为栅介质层，因此所述N型逻辑器件区、P型逻辑器件区、上拉晶体管
区I、传送门晶体管区II以及下拉晶体管区III基底表面形成有栅介质层。具
体到本实施例中，所述栅介质层横跨鳍部102，且覆盖鳍部102部分顶部表面
和侧壁表面。
后续还会在N型逻辑器件区栅介质层表面形成N型功函数层，在P型逻
辑器件区栅介质层表面形成P型功函数层。本实施例将以先形成P型逻辑器
件区的P型功函数层、后形成N型逻辑器件区的N型功函数层作为示例进行
详细说明。在其他实施例中，还能够先形成N型逻辑器件区的N型功函数层、
后形成P型逻辑器件区的P型功函数层。
参考图9，在所述P型逻辑器件区栅介质层表面形成P型功函数层208。
本实施例中，形成的所述P型功函数层还位于上拉晶体管区I栅介质层表
面，所述P型功函数层208还位于N型逻辑器件区、传送门晶体管区II以及
下拉晶体管区III的栅介质层表面。
在形成所述P型功函数层208之前，还包括步骤：在所述高k栅介质层
205表面形成盖帽层(未图示)；在所述盖帽层表面形成刻蚀停止层(未图示)。
所述盖帽层起到保护高k栅介质层205的作用，防止后续的刻蚀工艺对
高k栅介质层205造成不必要的刻蚀损失，所述盖帽层还有利于阻挡金属离
子向高k栅介质层205内扩散。所述盖帽层的材料为TiN；采用化学气相沉积
工艺、物理气相沉积工艺或原子层沉积工艺形成所述盖帽层。
所述刻蚀停止层与形成的P型功函数层208以及后续形成的N型功函数
层的材料不同，从而使得后续刻蚀P型功函数层208的刻蚀工艺对刻蚀停止
层的刻蚀速率小，后续刻蚀N型功函数层的刻蚀工艺对刻蚀停止层的刻蚀速
率小，从而避免对高k栅介质层205造成刻蚀损伤。本实施例中，所述刻蚀
停止层的材料为TaN，采用原子层沉积工艺形成所述刻蚀停止层。
所述P型功函数层208的材料为Ta、TiN、TaSiN或TiSiN中的一种或几
种。采用化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺形成所述P
型功函数层208。
本实施例中，所述P型功函数层208的材料为TiN，所述P型功函数层
208具有第三厚度，所述第三厚度为45埃至55埃，例如为50埃。
本实施例中，由于P型逻辑器件区包括P型超低阈值电压区11、P型标
准阈值电压区12以及P型高阈值电压区，为了满足器件需求，P型逻辑器件
区各区域形成的器件的阈值电压之间的差值较大，仅依靠前述进行的P型阈
值电压调节掺杂处理难以获得较大差值的阈值电压。为此，本实施例后续进
一步对P型高阈值电压区13的P型功函数层208进行刻蚀，减薄P型高阈值
电压区13的P型功函数层208，从而使得P型高阈值电压区13的P型功函
数层的等效功函数值减小，进而进一步增加P型高阈值电压区13形成的器件
阈值电压数值，从而使得P型逻辑器件区各区域形成的器件的阈值电压之间
的差值较大。
参考图10，在所述P型功函数层208表面形成第二掩膜层209，所述第
二掩膜层暴露出P型高阈值电压区13的P型功函数层208表面；以所述第二
掩膜层209为掩膜，刻蚀去除位于P型高阈值电压区13的第二厚度的P型功
函数层208。
所述第二掩膜层209还覆盖上拉晶体管区I的P型功函数层208表面，还
位于传送门晶体管区II、N型逻辑器件区以及下拉晶体管区III的P型功函数
层208表面。在其他实施例中，所述第二掩膜层还暴露出传送门晶体管、N
型逻辑器件区以及下拉晶体管区的P型功函数层表面，使得后续去除传送门
晶体管、N型逻辑器件区以及下拉晶体管区的P型功函数层的工艺时长较短。
本实施例中，所述第二掩膜层209的材料为光刻胶材料。在其他实施例
中，所述第二掩膜层的材料还能够为氮化硅或氮化硼。
采用干法刻蚀工艺、湿法刻蚀工艺或SiCoNi刻蚀系统，刻蚀去除P型高
阈值电压区13的第二厚度的P型功函数层208。
在刻蚀工艺完成后，所述若干个P型阈值电压区对应的P型功函数层208
的等效功函数值不同，其中，等效功函数值最大的P型功函数层208为第一P
型功函数层218，因此，P型逻辑器件区中未被刻蚀的P型功函数层208为第
一P型功函数层218，具体到本实施例中，所述P型超低阈值电压区11对应
的P型功函数层208为第一P型功函数层218。在所述若干个P型阈值电压
区对应的P型功函数层208中，所述第一P型功函数层218的厚度最厚。
由于第二掩膜层209还覆盖上拉晶体管区I的P型功函数层208表面，使
得上拉晶体管区I的P型功函数层208也未被刻蚀，上拉晶体管区I未被刻蚀
的P型功函数层208为上拉功函数层228。因此，本实施例中，在所述上拉晶
体管区I的栅介质层表面形成上拉功函数层228，且所述上拉功函数层228与
第一P型功函数层218的材料和厚度相同。且本实施例在同一道工艺步骤中
形成所述上拉功函数层228以及第一P型功函数层218，无需为形成所述上拉
功函数层228而采用额外的光罩。
本实施例中，所述第一P型功函数层218的厚度为45埃至55埃，例如
为50埃；所述上拉晶体管区I的上拉功函数层228的厚度为45埃至55埃，
例如为50埃；被刻蚀后的P型功函数层208的厚度为25埃至35埃，例如为
30埃，即，在所述P型逻辑器件区中，除所述第一P型功函数层218之外的
P型功函数层208的厚度为25埃至35埃。
本实施例中，由于上拉晶体管区I的上拉功函数层228的等效功函数值选
取的为：P型逻辑器件区中对应的若干个P型功函数层的最大等效功函数值，
因此，为了使上拉晶体管区I形成的上拉晶体管具有固定的阈值电压，前述对
上拉晶体管区I基底进行的第一阈值电压调节掺杂处理的掺杂浓度高，使得形
成的上拉晶体管沟道区的掺杂浓度高，因此上拉晶体管的饱和电流和开态电
流小。
在其他实施例中，还能够对P型逻辑器件区中除P型高阈值电压区的其
他P型阈值电压区的P型功函数层进行刻蚀减薄，且对其他P型阈值电压区
的P型功函数层进行刻蚀减薄的厚度还能够不相同，保证P型逻辑器件区中
等效功函数值最大的P型功函数层为第一P型功函数层，且上拉功函数层的
材料和厚度与第一P型功函数层的材料和厚度相同即可，也可以认为，对于
材料相同的P型功函数层而言，P型逻辑器件区中厚度最厚的P型功函数层
为第一P型功函数层。
接着，参考图11，去除所述第二掩膜层209(参考图10)；刻蚀去除位于
N型逻辑器件区、传送门晶体管区II以及下拉晶体管区III的P型功函数层
208。
具体的，在所述P型逻辑器件区的P型功函数层208表面以及上拉晶体
管区I的上拉功函数层228表面形成第三掩膜层(未图示)，所述第三掩膜暴
露出N型逻辑器件区、传送门晶体管区II以及下拉晶体管区III的P型功函
数层208表面；以所述第三掩膜层为掩膜，刻蚀去除位于N型逻辑器件区、
传送门晶体管区II以及下拉晶体管区III的P型功函数层208；接着，去除所
述第三掩膜层。
在其他实施例中，还能够先去除位于N型逻辑器件区、传送门晶体管区
以及下拉晶体管区的P型功函数层，后对所述P型逻辑器件区的P型功函数
层进行刻蚀。
参考图12，在所述N型逻辑器件区栅介质层表面形成N型功函数层211。
本实施例中，形成的所述N型功函数层211还位于传送门晶体管区II栅
介质层表面，所述N型功函数层211还位于P型功函数层208表面、第一P
型功函数层218表面、上拉功函数层228表面以及下拉晶体管区III的栅介质
层表面。
所述N型功函数层211的材料为TiAl、TiAlC、TaAlN、TiAlN、MoN、
TaCN或AlN中的一种或几种。采用化学气相沉积工艺、物理气相沉积工艺或
原子层沉积工艺形成所述N型功函数层211。
本实施例中，所述N型功函数层211的材料为TiAlC，所述N型功函数
层211具有第四厚度，所述第四厚度为45埃至55埃，例如为50埃。
由于N型逻辑器件区包括N型超低阈值电压区21、N型标准阈值电压区
22以及N型高阈值电压区23，为了满足器件需求，N型逻辑器件区各区域形
成的器件的阈值电压之间差值较大，仅依靠前述进行的N型阈值电压调节掺
杂处理难以获得较大差值的阈值电压。
为此，本实施例后续进一步对N型高阈值电压区域23的N型功函数层
211进行刻蚀，减薄N型高阈值电压区23的N型功函数层211，进而进一步
增加N型高阈值电压区23形成的器件阈值电压数值，从而使得N型逻辑器
件区各区域形成的器件的阈值电压之间的差值较大。
参考图13，在所述N型功函数层211表面形成第一掩膜层212，所述第
一掩膜层212暴露出N型高阈值电压区23的N型功函数层211表面；以所
述第一掩膜层212为掩膜，刻蚀去除位于N型高阈值电压区23的第二厚度的
N型功函数层211。
所述第一掩膜层212还暴露出传送门晶体管区II的N型功函数层211表
面，且还覆盖上拉晶体管区I、下拉晶体管区III以及P型逻辑器件区的N型
功函数层211表面。在其他实施例中，所述第一掩膜层还能够暴露出上拉晶
体管区、下拉晶体管区或P型逻辑器件区的N型功函数层表面。
本实施例中，所述第一掩膜层212的材料为光刻胶材料。在其他实施例
中，所述第一掩膜层的材料还能够为氮化硅或氮化硼。
采用干法刻蚀工艺、湿法刻蚀工艺或SiCoNi刻蚀系统，刻蚀去除N型高
阈值电压区23的第一厚度的N型功函数层211。
在刻蚀完成后，所述若干个N型阈值电压区对应的N型功函数层211的
等效功函数值不同，其中，等效功函数值最大的N型功函数层211为第一N
型功函数层221，因此，N型逻辑器件区中刻蚀后的N型功函数层211为第
一N型功函数层221。具体到本实施例中，所述N型高阈值电压区23对应的
N型功函数层211为第一N型功函数层221。在所述若干个N型阈值电压区
对应的N型功函数层211中，所述第一N型功函数层221的厚度最薄。
由于第一掩膜层212还暴露出传送门晶体管区II的N型功函数层211表
面，在刻蚀去除位于N型高阈值电压区23的第一厚度的N型功函数层211
的同时，还刻蚀去除位于传送门晶体管区II栅介质层表面的第一厚度的N型
功函数层211，传送门晶体管区II中刻蚀后的N型功函数层211为传送门功
函数层231。
因此，本实施例中，在所述传送门晶体管区II栅介质层表面形成传送门
功函数层231，且所述传送门功函数层231与第一N型功函数层221的材料
和厚度相同。且本实施例中在同一道工艺步骤中，形成所述传送门功函数层
231以及第一N型功函数层221，无需为形成所述传送门功函数层231而采用
额外的光罩。
在所述N型逻辑器件区中，除所述第一N型功函数层221之外的N型功
函数层211的厚度为45埃至55埃，例如为50埃；所述第一N型功函数层
221的厚度为25埃至35埃，例如为30埃；所述传送门功函数层231的厚度
为25埃至35埃，例如为30埃。
本实施例中，由于传送门晶体管区II的传送门功函数层231的等效功函
数值选取的为：N型逻辑器件区中对应的若干个N型功函数层的最大等效功
函数值，因此，为了使传送门晶体管区II形成的传送门晶体管具有固定的阈
值电压，前述对传送门晶体管区II基底进行的第二阈值电压调节掺杂处理的
掺杂浓度低，使得形成的传送门晶体管沟道区的掺杂浓度低，因袭传送门晶
体管的饱和电流和开态电流大。
在其他实施例中，还能够对N型逻辑器件区中其他N型阈值电压区的N
型功函数层进行刻蚀减薄，且对其他N型阈值电压区的N型功函数层进行刻
蚀减薄的厚度还能够不相同，保证N型逻辑器件区等效功函数值最大的N型
功函数层为第一N型功函数层，且传送门功函数层的材料和厚度与第一N型
功函数层的材料和厚度相同即可，也可以认为，对于材料相同的N型功函数
层而言，N型逻辑器件区中厚度最薄的N型功函数层为第一N型功函数层。
接着，参考图14，去除所述第一掩膜层212(参考图13)；去除位于上拉
晶体管区I以及P型逻辑器件区的N型功函数层211。
具体的，在所述传送门晶体管区II的传送门功函数层231表面形成第四
掩膜层(未图示)，所述第四掩膜层还覆盖下拉晶体管区III的N型功函数层
211以及N型逻辑器件区的N型功函数层211；以所述第四掩膜层为掩膜，刻
蚀去除位于上拉晶体管区I以及P型逻辑器件区的N型功函数层211；接着，
去除所述第四掩膜层。
在其他实施例中，还能先去除上拉晶体管区和P型逻辑器件区的N型功
函数层，然后对N型高阈值电压区的N型功函数层进行刻蚀减薄。
在另一实施例中，由于N型功函数层对上拉晶体管以及P型逻辑器件的
阈值电压影响较小，因此还能够保留上拉晶体管区以及P型逻辑器件区的N
型功函数层。
参考图15，在所述N型功函数层211表面、P型功函数层208表面、传
送门功函数层231表面以及上拉功函数层228表面形成栅电极层301。
本实施例中，所述P型功函数层208包括位于P型超低阈值电压区11的
第一P型功函数层218，所述N型功函数层211包括位于N型高阈值电压区
23的第一N型功函数层221。所述栅电极层301还位于下拉晶体管区III的N
型功函数层211表面。
位于N型功函数层211表面、P型功函数层208表面、传送门功函数层
231表面以及上拉功函数层228表面的栅电极层301相互连接。在其他实施例
中，位于N型功函数层表面、P型功函数层表面、传送门功函数层表面以及
上拉功函数层表面的栅电极层还能够相互独立。
所述栅电极层301的材料包括Al、Cu、Ag、Au、Pt、Ni、Ti或W中的
一种或多种。
在一具体实施例中，形成所述第一栅电极层301的工艺步骤包括：在所
述N型功函数层211表面、P型功函数层208表面、传送门功函数层231表
面以及上拉功函数层228表面形成栅电极膜，所述栅电极膜顶部高于层间介
质层顶部；研磨去除高于层间介质层顶部的栅电极膜，形成所述栅电极层301。
由前述分析可知，本实施例形成的上拉晶体管的饱和电流和开态电流较
低，而形成的传送门晶体管的饱和电流和开态电流较高，由于存储器的伽马
比与传送门晶体管开态电流与上拉晶体管开态电流之间的比值成正比例关
系，因此本实施例形成的存储器的伽马比较大，进而使得存储器的写入冗余
度得到改善，相应的存储器的性能得到提高，例如存储器的良率得到改善，
进而提高了形成的半导体器件的性能。
并且，本实施例在形成逻辑器件的同时形成了存储器中的上拉晶体管、
下拉晶体管以及传送门晶体管，使得形成的存储器在具有较大写入冗余度的
同时，形成存储器的工艺与形成逻辑器件的工艺相兼容，节省了工艺步骤，
无需为了提高存储器的写入冗余度而引入额外的光罩，节省了半导体生产成
本。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，
在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保
护范围应当以权利要求所限定的范围为准。