同步型半导体存储器设备模块及其控制方法与信息设备 【技术领域】
本发明涉及同步型半导体存储器设备模块，它包括多个能够与时钟信号同步执行突发输出的内置同步型半导体存储器设备，以及控制它的方法，和包括该种设备模块的信息设备。
背景技术
近来的电子设备大多包括内置的半导体存储器设备(以下称为“存储器”)。电子设备根据存储在存储器中的数据执行各种类型的数据处理。特别是，用于执行数据处理的中央处理单元(以下称为“CPU”)对于其处理速度已经有显著的改善。CPU的处理能力现在超过1GHz的时钟频率。在存储器和CPU之间的数据传输速度对于整个系统的处理来说至为关键。
为应对这种情况，使用高速存取方法来在各种特殊条件下存取存储器，以便使存取时间尽可能与CPU处理速度接近。
一种这样的方法就是从用作同步型半导体存储设备的同步闪速存储器中的突发读取，其与时钟同步操作(以下称“同步突发读取”)。根据同步突发读取，只指定要被读取地一系列数据的第一个地址，而后继的地址仅通过外部输入时钟在存储器中以增量方式处理。
使用这种方法，要被读取的该系列数据被限制为从第一地址连续，但是其优点是在后继地址存储的数据的读取速度可以比存储在第一地址的数据的读取速度显著快。
这一方法从技术上来说适合于高速操作，也适合于为例如数字照相机和硅音频的应用共同传输大量的数据。这两种应用近来已经越来越多地被广泛使用。
正如对于存储器的存取速度一样，电子设备诸如，例如蜂窝电话的尺寸减小也有显著发展。对于高密度平面安装，多个半导体芯片被包括在一个组件中。组件的外部尺寸也已减小到基本等于芯片的尺寸。
图8是说明常规同步闪速存储器的内部结构的框图。在本例中的同步闪速存储器是32M位存储器，包括2M字×16位的结构。
首先说明图8所示的外部信号和控制模式，然后详细说明该存储器的每个块的结构。
参照图8，A0到A20中的每一个表示一个地址信号，而D0到D15中的每一个表示一个输入/输出信号。时钟信号CLK是用于同步闪速存储器的主时钟信号。与时钟信号CLK的上升同步，其它外部信号变得有效。地址有效信号ADV#在当为低(LOW)电平时使地址信号A0到A20有效。
芯片使能信号CE#处于低电平时表示该芯片已被置于操作状态。通过将芯片置于操作状态，其它外部信号变成有效。当芯片使能信号CE#处于高(HIGH)电平时，其它输入信号是无效的。输出使能信号OE#和写使能信号WE#用于数据的输入/输出控制。
在本例中，即使当芯片使能信号CE#从低电平改变为高电平，关于该芯片的突发操作等等的设定仍被保持。即使当芯片使能信号CE#从低电平改变为高电平，由内部算法执行的操作诸如，例如擦除操作和突发读取操作，仍然继续进行直到完成。
同步闪速存储器通过使用外部信号来输入命令，可以执行存储器操作，包括数据读、写和擦除，以及各种其它设定操作。每一控制命令由地址信号A0到A20和数据输入/输出信号D0到D15的组合定义。一个控制命令的输入被与时钟信号的上升相同步地接收，并译码，然后进行分析。相应于该分析结果的操作被执行。
控制命令粗略分为几类，包括读命令和写命令。每一类型的命令可以进一步分类。例如，读命令可以进一步分为，例如对ID代码，诸如制造商代码或设备代码，其为标识闪速存储器的信息，的读取，对用于存储各种操作的设定状态和执行结果的状态寄存器的读取，和对存储器阵列中所存储的信息的读取。
设定命令可以进一步分类为例如设定突发长度，其表示以高速要连续读取的数据的量的设定，表示从读命令发出直到输出数据的时限(时钟数)的等待时间的设定，突发/页面模式切换的设定，突发模式，诸如交织模式或者顺序模式的设定。术语“交织”和“顺序”中的每一个都是指在闪速存储器中的地址生成方法。突发长度通常设定为例如“4”、“8”、“16”或“32”。
为高速读取提供类似突发模式，但是又不同于突发模式的页面模式，该模式不要求所要读取的数据是连续的。
提供突发模式以用于获取最大可能的高速存取效果，而不依赖于外部使用的CPU的结构。交织模式是在突发模式读取中使用的一种与内部地址相一致的数据输出系统，该内部地址遵照一定的规则是不连续的。顺序模式是在突发模式读取中使用的一种与连续的内部地址相一致的数据输出系统。这里，在各种类型的突发模式中，将主要说明与时钟同步的同步突发读取和顺序突发模式。
下面详细说明图8中的每个块的结构。
参照图8，半导体存储器设备10包括存储器单元阵列100、行译码器101、列译码器102、地址锁存电路103(地址锁存器)、列选择电路/读出放大器104(列选通/读出)、数据寄存器105、地址输入缓冲器111、地址寄存器112、地址计数器114、输入缓冲器121、输出缓冲器122、输出多路选择器电路123(输出多路选择器)、内部控制电路131(控制器)、控制逻辑电路132(控制逻辑)、I/O逻辑电路133(I/O逻辑)、ID寄存器134、和状态寄存器135。
存储器单元阵列100包括多个被安排在行方向和列方向上所构成的矩阵内的存储器单元。
行译码器101根据行地址信号的译码结果顺序和选择性地驱动存储器阵列100中的多个字线(未示出)中的一个。
列译码器102向列选择电路/读出放大器104输出列地址信号的译码结果。
地址锁存电路103临时锁存从下面要说明的地址输入缓冲器111中取出的一个输入地址信号，在行方向和列方向译码该锁存的地址信号，向行译码器101输出在行方向上的地址，向列译码器102输出在列方向上的地址。
列选择电路/读出放大器104包括列选择电路和读出放大器。列选择电路(开关电路)连接到存储器阵列100的多个数据线(未示出)上，根据来自列译码器102的译码结果顺序选择数据线，控制与数据寄存器105的连接。该列选择电路还根据来自列译码器102的译码结果顺序选择数据线和控制与读出放大器(放大电路)的连接。读出放大器(放大电路)通过放大非常细微的电位差来执行读出，所述电位差是经由选定的数据线从存储器单元读取，作为存储器单元中的信息。
数据寄存器105根据来自内部控制电路131的控制信号从输入缓冲器121取数据D0到D15，并向列选择电路/读出放大器104输出数据D0到D15。数据寄存器105从列选择电路/读出放大器104取数据，并向输出多路选择器电路123输出该数据。
地址输入缓冲器111临时保持从地址输入端供给的地址信号A0到A20。
地址寄存器112取保持在地址输入缓冲器111中的地址信号A0到A20。
当同步闪速存储器执行同步突发读取操作时，地址计数器114将地址寄存器112的输出预置为初始值。地址计数器114根据由命令指定的操作模式，亦即所述读是通常的逐字读取还是同步突发读取，可以向地址锁存电路103输出从该预置数据顺序递增的地址信号的值。
地址计数器114包括一个比较器(未示出)。该比较器将每一个顺序递增的地址与最后的地址进行比较，并输出每一个递增的地址信号，直到这两个地址彼此匹配。当递增的地址与最后的地址匹配时，比较器经由控制逻辑电路132向内部控制电路131输出表示该匹配的信息。在此情形下，简单地从在地址寄存器112(为同步突发读取的第一地址)中所保持的地址与突发长度的总和中得到最后的地址。
输入缓冲器121临时保持通过数据输入/输出端输入的输入数据信号D0到D15。
输出缓冲器122临时保持输出数据信号D0到D15，它们通过下面要说明的输出多路选择器电路123输出。
输出多路选择器电路123根据由命令指定的操作模式选择ID寄存器134、状态寄存器135和数据寄存器105中之一的数据，并向输出缓冲器122输出该数据。下面说明ID寄存器134和状态寄存器135。
内部控制电路131根据由命令指定的操作模式执行该命令所指定的操作所需要的内部算法。
控制逻辑电路132区分经由输入缓冲器121输入的数据是命令还是数据。当一个有效的命令被写时，其控制信息被输出到内部控制电路131。
控制逻辑电路132接收外部控制信号，诸如芯片使能信号CE#、输出使能信号OE#、以及写使能信号WE#，从地址寄存器112供给的命令数据(形成命令的地址部分)，和从输入缓冲器121输入的命令数据(形成命令的数据部分)。根据电平变化、这些信号的定时等，生成控制该操作模式和同步闪速存储器的电路块的操作的内部控制信号。为此目的，控制逻辑电路132在其内包括一个控制电路和一个模式寄存器。
控制逻辑电路132向ID寄存器134输出设备代码，并根据由命令指定的操作模式向状态寄存器135输出当操作终止时的内部控制电路131的操作状态，和当前操作模式的设定状态等。控制逻辑电路132向输出多路选择器电路123输出用于选择输出数据的选择控制信号和用于控制数据是否要输出到输出缓冲器122的控制信号。
输入/输出逻辑电路133(I/O逻辑电路)根据外部控制信号的电平变化、定时等，控制输入缓冲器121和输出缓冲器122，所述外部控制信号例如有芯片使能信号CE#、输出使能信号OE#、和写使能信号WE#等。输入/输出逻辑电路133于是控制在内部数据总线与输入/输出数据信号D0到D15之间的连接/连接断开。
ID寄存器134存储制造商代码和设备代码，作为标识闪速存储器的信息。
状态寄存器135存储操作结果、内部控制电路131的操作状态、和各种设置，诸如写禁止，这些设置是在当按照由命令指定的操作模式的操作结束时得到的。
图9是常规同步闪速存储器在突发长度＝4和等待时间＝2的情况下的读时序图。
首先，把芯片使能信号CE#变为低电平。在时钟CLK的脉冲时间T1的上升处，地址有效信号ADV#处于低电平。输入地址信号A0到A20的第一地址ADDR1，以便将输出使能信号OE#变为低电平，从而开始突发读取。在由等待时间指定的两个时钟的建立周期后，在时钟CLK的脉冲时间T3的上升处，输出数据信号D0到D15的数据DATA1。这之后，与时钟CLK的脉冲时间T4、T5、T6、...同步，分别以高速顺序地并且连续地输出数据DATA2、DATA3、DATA4、...。
对于常规同步存储器，存储器阵列的一行中包含的列数(在存储器阵列100中的数据线的数目)是可以由列选择电路/读出放大器104同时读出的数据量。因为当被由输出多路选择器电路123切换时，同时读出的数据被以突发模式输出(连续输出)，因此不能设定更大的突发长度。因此，为执行突发长度具有比上述突发长度更长的突发长度的数据的突发读取，需要再次输入地址。当输入地址时，连续的数据输出就被中断。出于同一理由，相应于存储器阵列中不同行的数据不能连续被存取，因为这种存取需要读出操作。
如上所述，将多个半导体芯片封装在一个组件内已经变得越来越常见。然而，对于常规闪速存储器，并不考虑这种封装方式的优点。更详细说，当将多个闪速存储器封装到一个组件内(以下，将这种封装形式的存储器称为“非易失性半导体存储器设备模块”)的情形中，如果不管该组件的内部结构，多个闪速存储器可以基本和单体闪速存储器的同样方式使用的话将是十分方便的。需要一种允许内置在一个组件中的多个闪速存储器基本以和单体闪速存储器同样的方式被使用的系统。
例如，日本已公开申请出版物No.3-260997，名称为“ROM数据的高速读取方法”公开了下面的内容。当将两个或者多个存储器并联连接，并且独立提供芯片使能信号CE#时，需要为各芯片以移位的定时输入地址，以便不中断地读取分配给这些不同芯片的数据。
一般必须多次输入一个地址以便连续读取被分配给多个存储器芯片的数据。使用同时输入的地址不能高速读取大量数据。
【发明内容】
本发明鉴于上述情况提出，其目的是提供一种同步型半导体存储器设备模块，其中，即使在要被不中断地存取的多个存储器单元分别位于两个存储器芯片中时，数据也能够以高速读取，并且当存取从一个芯片改变到另一个芯片时也不会被中断，基本以和单体存储器芯片同样的方式使用这两个存储器芯片；一种控制所述模块的方法；和使用所述模块的信息装置。
根据本发明，提供一个同步型半导体存储器设备模块，它包括多个能够与时钟同步地执行连续数据读取的同步型半导体存储器设备的芯片。多个同步型半导体存储器设备的每一个均包括：信息保持装置，用于至少保持芯片标识信息、芯片选择状态设定命令以及存取开始地址；地址运算装置，用于执行运算操作以便获得存取结束地址和执行运算操作以便顺序地获得从存取开始地址到存取结束地址的更新的地址；和数据连续读取控制装置，用于使用芯片标识信息和芯片选择状态设定命令执行对多个同步型半导体存储器设备的选择状态/非选择状态的切换，和用于当一个同步型半导体存储器设备从选择状态改变为非选择状态，并且另一个同步型半导体存储器设备从非选择状态改变为选择状态时，根据更新的地址允许数据被从该同步型半导体存储器设备不中断地读取。从而实现上述目的。
优选地，所述地址运算装置包括：地址初始化装置，用于与外部时钟信号相同步地接收作为输入的外部控制信号、地址信号和数据信号，和用于根据输入的地址信号和输入的数据信号设定存取开始地址和突发长度，并初始化地址更新的数目；地址更新装置，用于顺序地从存取开始地址起更新地址和计数地址更新的数目；和最后地址计算装置，用于根据突发长度和存取开始地址计算存取结束地址。
进一步优选地，所述地址运算装置包括：第一确定装置，用于在更新的地址匹配相应于一个行地址的列地址中间的一个最后列地址时向数据连续读取控制装置输出第一确定信号；和第二确定装置，用于在更新的地址匹配存取结束地址而且地址更新的数目匹配突发长度时，向数据连续读取控制装置输出第二确定信号。所述数据连续读取控制装置包括：芯片选择状态切换装置，用于根据第一确定信号仅将具有与由芯片选择设定命令所指定的信息相匹配的芯片标识信息的芯片切换到芯片选择状态；操作终止控制装置，用于根据第二确定信号执行操作终止处理；和数据输出控制装置，用于从处于选择状态的芯片中顺序地读取相应于从存取开始地址起顺序地更新的地址中的每一个地址的数据，而不从未处于选择状态的芯片中执行读取数据。
进一步优选地，所述数据连续读取控制装置控制内部地址，使得：与内置于第一同步型半导体存储器设备中的存储器单元阵列的一个行地址相对应的列地址中间的最后列地址相邻的下一地址成为内置于第二同步型半导体存储器设备中的存储器单元阵列的一个行地址的第一列地址，该行地址相应于第一同步型半导体存储器设备的所述一个行地址；与内置于第二同步型半导体存储器设备中的存储器单元阵列的一个行地址相对应的列地址中间的最后列地址相邻的下一地址成为与内置于第一同步型半导体存储器设备中的存储器单元阵列一行地址的相邻的下一行地址的第一列地址，该行地址相应于第二同步型半导体存储器设备的所述一个行地址。
进一步优选地，包括能够与时钟相同步地执行突发读取操作的N个同步型半导体存储器设备(其中N是自然数)。所述数据连续读取控制装置控制内部地址，使得：在与内置于从第1到第(N-1)个同步型半导体存储器设备中的任意第i个同步型半导体存储器设备(这里i是自然数)中的存储器单元阵列的行地址中间的最后列地址相邻的下一地址成为内置于第(i+1)个同步型半导体存储器设备中的存储器单元阵列的一个行地址的第一列地址，所述行地址相应于第i个同步型半导体存储器设备的所述的一个行地址；和与内置于第N个同步型半导体存储器设备中的存储器单元阵列的一个行地址相对应的列地址中间的最后列地址相邻的下一地址成为与内置于第i个同步型半导体存储器设备中的存储器单元阵列的一行地址相邻的下一个行地址的第一列地址，该行地址相应于第N个同步型半导体存储器设备的所述的一个行地址。
进一步优选地，同步型半导体存储器设备中的存储器单元是非易失性的。
进一步优选地，在同步型半导体存储器设备中的存储器单元是闪速存储器单元。
进一步优选地，多个同步型半导体存储器设备中的、相对于一个给定信号的关联的外部端子全都被公共连接。
进一步优选地，信息保持装置具有在其中设置的、用于连续读取的字长度。
根据本发明的一种用于控制同步型半导体存储器设备模块的方法，包括：第一步骤，输入突发长度设定命令、芯片选择设定命令、用于设定从存取开始到数据输出的等待时间的等待时间设定命令以及存取开始地址；第二步骤，只将具有与由芯片选择设定命令所指定的信息相匹配的芯片标识信息的芯片切换到活动模式，在该模式下所述芯片可以输出数据；第三步骤，将输入存取开始地址设定为存取开始地址和初始化地址更新的数目；第四步骤，根据突发长度和存取开始地址计算存取结束地址；第五步骤，在活动模式下，输出相应于当前更新的地址的数据，并且在非活动模式的等待模式下，不输出数据；第六步骤，确定当前更新的地址是否匹配存取结束地址以及确定地址更新的数目是否匹配突发长度，并且当两次匹配都被确认时，执行操作终止处理；第七步骤，确定当前更新的地址是否匹配存取结束地址并确定地址更新的数目是否匹配突发长度，当其中至少一次匹配未被确认时，确定当前更新的地址是否是一个行地址上的最后列地址；第八步骤，当在第七步骤中当前更新的地址不是最后列地址时，递增当前列地址和地址更新的数目，将处理返回到第五步骤及其后的步骤；第九步骤，当在第七步骤中当前更新的地址是最后列地址时，将该列地址转移到第一地址，递增地址更新的数目，和确定芯片选择状态；第十步骤，当在第九步骤中芯片处于活动模式时，递增行地址，将该芯片改变到等待模式，将处理返回到第五步骤及其后的步骤；第十一步骤，当在第九步骤中芯片处于等待模式时，将该芯片改变到活动模式，将处理返回到第五步骤及其后的步骤。从而实现上述目的。
根据本发明的信息设备使用任何一个上述同步型半导体存储器设备模块来执行突发读取操作。从而实现上述目的。
下面说明具有上述结构的同步型半导体存储器设备模块的功能。
首先，本发明允许根据更新的地址切换多个同步型半导体存储器设备的选择/非选择状态，和当一个同步型半导体存储器设备被从选择状态切换到非选择状态，而另一个同步型半导体存储器设备被从非选择状态切换到选择状态时，还允许从多个同步型半导体存储器设备中不中断地读取数据。可以实现具有比只有一个存储器芯片的设备的突发长度长的突发长度的非易失性半导体存储器设备模块。例如，在非易失性半导体存储器设备模块包括两个具有32M位存储器，每个存储器都具有2M×16位结构，的存储器的情形中，该模块的突发长度最大可以延伸到该模块的总位数，亦即32M×2位。
包括3个或以上任何数目的多个存储器芯片的非易失性半导体存储器设备模块，通过以相似方式将存储器芯片顺序地切换到选择状态，甚至可以具有更大的突发长度。这对于为图像数据和音频数据进行的多媒体处理、为引导系统程序等而读取大量数据特别有效。
在要被选择的多个存储器芯片的次序预置或由外部命令输入设定的情形中，所述芯片可以被自动顺序切换到芯片选择状态。这样可以简化CPU执行的对存储器存取的处理，和可以减轻CPU上的负荷。
如上所述，根据本发明，包括多个存储器芯片的一个模块可以被看作为是一个存储器设备。只需在读之前输入存取开始地址和突发长度，就可以执行连续的高速数据读取。不需单独控制多个存储器芯片。
在多个存储器芯片以堆叠方式安装在一个组件上的情形中，可以减少存储器的安装面积，并可以减小系统的生产成本。
另外，该模块可以用和一个存储器芯片所具有的同样的管脚数目和同样的管脚安排应对存储器容量的增加。这对于用户极为有利。在包括安装在多个组件上的芯片的非易失性半导体存储器设备模块中可以提供基本相同的效果。
【附图说明】
图1是说明根据本发明的一个例子的、包括有两个同步闪速存储器的同步型半导体存储器设备模块的结构的方框图。
图2是说明图1所示的一个同步闪速存储器的内部结构的方框图。
图3表示一个示范性存储器映射，该映射表示到芯片1和芯片2的地址输入被如何在行方向和列方向上映射的，和在这种情形下的脉冲串存取顺序。
图4是说明在由图2所示的内部控制电路执行的同步突发读取操作期间的突发地址运算电路的示例控制和模式切换控制的流程图。
图5是说明图1所示的同步型半导体存储器设备模块的操作(1)的时序图。
图6是说明图1所示的同步型半导体存储器设备模块的操作(2)的时序图。
图7是说明根据本发明的另一个例子的、包括有三个同步闪速存储器的同步型半导体存储器设备模块的结构的方框图。
图8是说明常规同步闪速存储器的内部结构的方框图。
图9是当突发长度＝4和等待时间＝2时常规同步闪速存储器的一个读时序图。
图10是说明一个信息装置的基本结构的方框图，对该信息装置应用根据本发明的同步型半导体存储器设备模块。
【具体实施方式】
下面参考附图举例说明根据本发明的同步型半导体存储器设备模块以及控制它的方法。
图1是说明根据本发明的一个例子的、包括有两个同步闪速存储器的同步型半导体存储器设备模块的方框图。
在图1中，两个同步闪速存储器芯片中的每一个都具有有着32M位，亦即2M字×16位结构的存储器容量的一个存储器单元。每一类型的信号，亦即数据输入/输出信号D0到D15、地址输入信号A0到A20、芯片使能信号CE#、输出使能信号OE#、写使能信号WE#、时钟信号CLK、地址有效信号ADV#全都共同地连接到这两个同步闪速存储器芯片上。
两个同步闪速存储器中的每一个都独立执行用于在存储器中执行读操作的算法，不需要相互传送控制信号。根据外部输入命令执行算法，这些命令包括ID代码读取、状态寄存器读取、和存储器阵列读取，以及用于各种设定的命令，包括突发长度设定、等待时间设定、突发模式/页面模式切换设定、突发模式(亦即交织或顺序)设定。照这样，内置在模块中的两个同步闪速存储器按照和一个同步闪速存储器相同的方式被外部地操作。
常规芯片操作模式包括称为“备用模式”的等待状态，和称为“读模式”或“写模式”的操作状态。除了这些模式之外，根据本发明的同步闪速存储器还有选择模式(活动模式)和非选择模式(等待模式)。选择状态是芯片输出数据所处的状态，非选择状态是芯片不输出数据所处的状态。以下，将芯片选择状态也称为选择模式，将选择状态也称为活动模式，以及将非选择状态也称为等待模式。
图2是说明图1所示的同步闪速存储器的内部结构的方框图。提供和图8中相同功能和效果的那些部件带有同样的附图标记，并将省略其说明。
图2所示结构不同于图8所示结构之处在于，图8中的地址计数器114用一个作为地址运算装置的突发地址运算电路113代替，以及另外提供构成信息保持装置的一部分的命令寄存器136。内部控制电路131A用作为数据连续读取控制装置，控制突发地址运算电路113以便执行同步突发读取。
下面说明作为本发明的特征的突发地址运算电路113和命令寄存器136。还将说明由内部控制电路131A对突发地址运算电路113的控制。
突发地址运算电路113包括：地址初始化装置113A，用于与外部时钟信号相同步地接收外部控制信号、地址信号和数据信号，根据输入地址信号和输入数据信号设定存取开始地址和突发长度，和初始化地址更新的数目；地址更新装置113B，用于存取顺序地更新从存取开始地址开始的地址和计数地址更新的数目；最后地址计算装置113C，用于根据突发长度和存取开始地址计算存取结束地址；第一确定装置113D，用于当一个更新的地址匹配在相应于一个行地址的列地址中间的最后列地址时，向数据连续读取控制装置输出表示该匹配的第一确定信号；和第二确定装置113E，用于当更新的地址匹配存取结束地址并且地址更新的数目也匹配突发长度时，向数据连续读取控制装置输出表示该匹配的第二确定信号。
为执行由一个命令指定的操作模式，例如同步突发读取操作，地址初始化装置113A和地址更新装置113B在其内部寄存器113F(构成信息保持装置的一部分)中预置从地址寄存器112输出的一个地址作为初始数据(存取开始地址)，并向地址锁存电路103顺序输出通过从预置的初始值递增地址信号而获得的每一个值，同时计数输出该值的次数。
最后地址计算装置113C具有一个计算电路(未示出)，用于通过下面要说明的方法计算最后地址。根据在内部控制电路131A中生成的用于计算最后地址的一个算法，一个相应的控制信号从控制逻辑电路132输入到最后地址计算装置113C。
第二确定装置113E有一个比较器(未示出)，它顺序输出所递增的每一个地址信号，直到该地址信号匹配由上述计算电路计算出的最后地址。当输出地址匹配最后地址时，第二确定装置113E经由控制逻辑电路132向内部控制电路131A输出表示该匹配的信息(终止信息)作为第二确定信号，以便执行操作终止处理。
当输出地址还匹配在选定字线上的最后地址(同一行地址的最后列地址)时，第一确定装置113D经由控制逻辑电路132向内部控制电路131A输出表示该匹配的信息(行地址更新和/或芯片选择状态更新信息)作为第一确定信号。
命令寄存器136存储对于常规同步闪速存储器公共的设定，包括：突发长度的设定，等待时间的设定，突发/页面模式切换设定，和突发模式的设定(亦即交织模式或顺序模式)，以及由本发明所增加的命令指定的芯片选择的设定状态，亦即选择模式的设定状态。通过这一芯片设定状态，可以区分芯片是否输出数据。在选择状态芯片输出数据，在非选择状态不输出数据。例如，通过为每一芯片预置一个唯一的号码(芯片标识信息)可以很容易标识该芯片是芯片1还是芯片2。据此，下面详细说明根据本发明的内部控制电路131A的控制操作。
内部控制电路131A包括：芯片选择状态切换装置131B，用于根据第一确定信号只将具有与由芯片选择设定命令指定的信息相匹配的芯片标识信息的芯片切换到芯片选择状态；操作终止控制装置131C，用于根据第二确定信号执行操作终止处理；和数据输出控制装置131D，用于控制处于芯片选择状态中的芯片顺序读取相应于被从存取开始地址顺序更新的每一地址的数据，和控制未处于芯片选择状态(等待模式)中的芯片不读取数据。
进一步详细说明不中断地连续读取相应于两个同步闪速存储器芯片(芯片1和芯片2)的操作。
图3表示一示范性的存储器映射，该映射表示出到芯片1和芯片2的地址输入被如何在行方向和列方向上映射的，和在这种情形下的突发存取次序。在图3中，芯片1和芯片2中的每一个都包括一个存储器单元阵列，所述阵列包括在行方向和列方向上的m×n(m和n中的每一个都是自然数)矩阵中排列的存储器单元。最多为n个的数据可以被从一个行地址读取。换句话说，n个数据在一次读出操作中被读取，因此每一芯片的最大突发长度为n。
在图3中，对在芯片1中被从存取开始地址开始顺序更新(例如，递增)了的地址上的数据进行存取，直到对在相应于一个行地址的列地址中间的最后一个列数据的读取操作结束。在这一点，第一确定装置113D检测该最后列地址，而芯片选择状态切换装置131B切换芯片的选择/非选择状态。然后，处理前进到置于选择状态的芯片2的同一行地址的第一列数据。当该行地址的最后一列数据的读取结束时，通过第一确定装置113D和芯片选择状态切换装置131B的作用从芯片1的下一行地址的第一列数据中读取数据。第二确定装置113E检测最后地址，操作终止控制装置131C执行操作终止处理。以这种方式，存储器单元从芯片1的存取开始地址开始存取，然后是芯片2中的地址，以及芯片1中的最后地址LA被高速地连续存取，不中断。
参考图3，下面说明为不中断地读取分别位于两个同步闪速存储器内的多个数据所执行的地址运算操作。
读取操作以第一地址FA(p0，q0)的输入坐标(存储器单元的二维位置)开始，其为存取开始地址。p0是行地址，q0是列地址。当输入第一地址FA(p0，q0)时，处于选择状态的芯片1和处于非选择状态的芯片2选择一条相应的字线p0。根据该第一地址FA和设定突发长度b计算最后地址。
这里为简化计算，最大突发长度n对于芯片1和芯片2是相同的，而设定突发长度b是通过用一个整数乘2n得到的值。在第一地址是FA(p0，q0)和设定突发长度是b的场合，可以如下计算最后地址LA(p1，q1)。
在顺序突发模式的情形中，每一芯片选择该字线的次数在当第一地址FA(p0，q0)的列地址是q0＝0时是b/2n，而当q0≠0时是b/2n+1。
相应地，可以通过下面的表达式(1)计算最后地址LA(p1，q1)。
当q0＝0时，
(p1，q1)＝[p0+b/2n-1，n-1]
当q0≠0时，
(p1，q1)＝[p0+b/2n，q0-1]
......表达式(1)
外部输入的第一地址FA存储在构成信息保持装置的一部分的地址寄存器112中。最后地址LA由突发地址运算电路113遵照内部控制电路131A经由控制逻辑电路132所指示的表达式(1)计算，然后存储在构成信息保持装置的一部分的突发地址运算电路113中的寄存器中。
正被存取的当前更新了的地址(以下称“当前地址”)CA(p，q)与时钟信号CLK的上升相同步地从第一地址FA递增，作为对最后地址LA的初始值，并从突发地址运算电路113输出到地址锁存电路103。在这一点，当前地址CA(p，q)由内置在突发地址运算电路113中的寄存器(未示出)锁存，并与计算出的最后地址LA比较。
在从突发地址运算电路113输出的地址CA(p，q)达到最后地址LA之前，从处于选择状态下的芯片1读取与时钟信号CLK的上升相同步地顺序选定的字线上的数据。处于非选择状态的芯片2只计数在时钟信号CLK上升处的地址(相应于计数突发长度的操作)。
突发地址运算电路113在当检测到从突发地址运算电路113输出的地址CA(p，q)在该地址CA达到最后地址之前匹配首先选择的字线上的最后地址(p0，n-1)时，经由控制逻辑电路132向内部控制电路131A输出表示该匹配的信息，作为第一确定信号。在这一点，芯片1和芯片2中的每一个的内部控制电路131A的芯片选择状态切换装置131B切换各自芯片的选择/非选择状态。作为结果，处于选择状态的芯片1被切换为非选择状态，处于非选择状态的芯片2被切换为选择状态。处于选择状态的芯片2不中断地输出数据。
虽然图中未示出，但是曾首先处于选择状态的芯片1，在当被从选择状态切换到非选择状态时，递增行地址，以便选择并放置相应于下一地址的字线为等待状态，并只计数时钟信号CLK上升处的地址(相应于计数突发长度的操作)。如此执行以使得可以在下一选择/非选择切换时不中断地读取数据。
然后，处于选择状态的芯片2输出数据，直到该选择状态到达在选择的字线上的最后地址(p0，n-1)。
在本例中，为简化计算，突发长度n对于芯片1和芯片2是相同的，设定突发长度b是通过用一个整数乘2n得到的值。另外可选择的是，有可能使用两个具有任意不同的最大突发长度n和n’的芯片来任意设定设定突发长度b。甚至当设定突发长度b小于芯片的最大突发长度n和n’时，数据也可以以和常规设备同样的方式被读取。通过使用上述方法，以最大限度非易失性半导体存储器设备模块的总的位数的数据可以按最大限度连续读出而不中断，不管芯片1和2的最大突发长度如何。亦即，在有两个存储器，每一个存储器都具有2M字×16位结构的32M位的情形中，该32M×2位的数据可以被连续读取而不中断。
下面详细说明由内部控制电路131A对整个芯片的控制操作。在该内部控制电路131A中，地址运算操作和模式切换操作，以及对整个芯片的控制由称为“微代码”的内置程序执行。
图4是说明在由图2所示的内部控制电路131A执行的同步突发读取操作期间，突发地址运算电路的示例控制和模式切换控制。该处理操作与时钟信号CLK的上升相同步地执行。
如图4所示，在步骤S1，将芯片使能信号CE#变为低电平，从而开始一个命令输入周期。
接着，在步骤S2，根据输入的地址信号和数据信号写设定命令，所述设定命令包括：突发长度设定命令，芯片选择设定命令，等待时间设定命令，突发/页切换设定命令，突发模式设定(交织或者顺序)命令等(这些设定将被称为“模式预置”)。
芯片选择设定命令是用于设定每一芯片为选择状态(活动模式)或非选择状态(等待模式)的命令。在每一芯片中预置一个数，使得只有具有由输入命令指定的该预置数的芯片被切换到选择(活动)状态。这样，如上所述设定模式和状态。在存储器阵列读取命令的情形下，例如，常规闪速存储器如下所述基于两周期命令系统操作。在第一周期，在输入/输出数据信号D0到D15中使用输入/输出数据信号D0到D7输入指示读取操作的FF(十六进制)。在下一周期，输入要被读取数据的第一地址。在本例中的闪速存储器如下所述基于不同的两周期命令系统操作。在第一周期，例如输入EE(十六进制)作为芯片选择设定命令。在下一周期，例如输入芯片选择代码，使得当输入A0(十六进制)时，将芯片1置于选择状态，当输入A1(十六进制)时，将芯片2置于选择状态。在本例中用两个周期来定义外部命令的命令周期，但是本发明不限于此。可以通过增加命令周期数设定更大量的命令。
另外可选地，可以这样执行设定，使得例如当在第一周期输入F0(十六进制)时，芯片1被设定为芯片选择状态，当在第一周期输入FF(十六进制)时，芯片2被设定为芯片选择状态。在此情形中，可以在一个周期内控制芯片选择设定命令和存储器阵列读取命令。
这里，每一设定都被保持，直到复位或者关闭同步闪速存储器，虽然本发明不限于此。甚至在同步闪速存储器正由一个输入命令操作期间，只要输入一个操作中断命令，各种设定命令就可以在任何时间输入。迄今说明的操作是初始设定。此后，根据地址输入执行数据读取操作。
在步骤S3，输入第一地址FA(p0，q0)，这里，当前地址是其中代入p＝p0、q＝q0的CA(p，q)。对于地址递增数bc，初始值是bc＝1。地址递增数bc是突发地址运算电路113与时钟信号CLK的上升相同步地递增地址的所计数的次数数目。地址递增数bc被锁存在内置于突发地址运算电路113内的寄存器(未示出)中。
在步骤S4，内部控制电路131A指示突发地址运算电路113计算最后地址LA(p1，q1)。依照突发模式的不同，计算表达式是不同的。在本例中的顺序突发模式的情形中，使用具有上述条件的表达式(1)获得最后地址LA(p1，q1)。
在步骤S5，内部控制电路131A确定芯片是处于活动模式还是等待模式。
当芯片处于活动模式时，在步骤S6-1输出当前地址CA(p，q)的数据。当芯片处于等待模式时，处理前进到步骤S7，不在步骤S6-2中执行任何处理。
然后，在步骤S7，确定当前地址CA(p，q)是否匹配最后地址LA，和地址递增数bc是否匹配设定突发长度b。当确定在选择状态的当前地址CA(p，q)匹配最后地址LA而且地址递增数bc匹配设定突发长度b时，操作终止。否则，处理前进到步骤S8-1。
在步骤S8-1，确定当前地址CA(p，q)是否是在选定字线上的最后地址LA。当当前地址CA(p，q)不是选定字线上的最后地址LA时，在步骤S8-2由突发地址运算电路113递增列地址和地址递增数bc。当当前地址CA(p，q)是选定字线上的最后地址LA时，处理前进到用于操作模式切换的步骤S9到S12。
在步骤S9，如同在步骤S5，确定芯片的状态(该芯片是处于活动模式还是等待模式)。当芯片处于活动模式时，在步骤S10，将把在突发地址运算电路113中锁存的行地址p递增为(p+1)，以便选择相应于下一地址的字线。
在步骤S11，将模式改变为等待模式，用于准备下一选择模式切换。
当在步骤S9芯片处于等待模式时，在步骤S11将该模式改变为活动模式以用于连续的数据读取。
在步骤S12，复位列地址q，使得第一地址成为当前地址CA(p，q)的列地址。然后处理返回到步骤S5。
图5和6是说明图1所示的同步型半导体存储器设备模块的操作的时序图。下面，还将参照在图4的流程图中所示的步骤说明操作定时。所有输入信号与时钟信号CLK的上升同步地在芯片中取出。输出信号与时钟信号CLK的上升相同步地成为有效。
如图5所示，在时间t1之前，芯片使能信号CE#处于高电平，从而非易失性半导体存储器设备模块处于称为“备用模式”的等待状态。
在时间t1，输入已经被变为低电平的芯片使能信号CE#。从而，非易失性半导体存储器设备模块被置于操作状态；并且命令、外部信号和其它输入变成有效。用于模式预置的时间t1和t2相应于步骤S1(芯片使能信号CE#为活动)和步骤S2(模式预置)。由时间t1和t2的两周期命令系统输入初始设定。虽然没有示出，不过仍然重复时间t1和t2以执行必要类型的设定。亦即步骤S2重复相应于为之而预置模式的命令数目的次数。从而，执行必要的设定。在时间t1和t2的两周期命令系统的情形中，例如在时间t1输入命令类型和在时间t2输入希望的设定值。
用于设定读取命令的时间t3和t4相应于步骤S3。由时间t3和t4的两个周期输入读取命令和第一地址，如同在时间t1和t2情形中的。
用于开始芯片1的数据输出的时间t5相应于步骤S5和S6。这之后，为每一时钟重复步骤S5到S8的周期，直到完成数据输出。
然后，如图6所示，用于自动模式改变(开始芯片2的数据输出)的时间t6和t7相应于步骤S9到S12的周期。
最后的时间t8是用于结束数据输出的。当在步骤S7的确定结果是“是”时，终止上述一系列处理。
如上所述，在本发明的本例中，非易失性半导体存储器设备模块包括安装在一个组件上具有同样结构的多个同步闪速存储器芯片。同步闪速存储器的所有关联的外部端子被公共连接。外部控制信号、地址信号、和数据输入与外部时钟信号相同步地输入。根据输入的地址信号和输入的数据信号，地址初始化装置113A指定存取开始地址和突发长度，并初始化地址更新的数目。最后地址计算装置113C根据存取开始地址和突发长度计算存取最后地址。利用一条来自数据输出控制装置131D的指令，地址更新装置113B更新地址，计数地址更新的数目，并向地址锁存电路103输出更新的地址，以便执行突发读取操作。第一确定装置113D向芯片选择状态切换装置131B传送第一确定信号，告知更新的地址匹配在相应于一个行地址的列地址中间的最后列地址。在接收到该第一确定信号的时候，芯片选择状态切换装置131B只将具有与由芯片选择设定命令所指定的信息相匹配的芯片标识信息的芯片切换到芯片选择状态。被切换到芯片选择状态的芯片的地址更新装置113B顺序地更新地址，计数地址更新数目，并把更新的地址输出到地址锁存电路103，以便执行突发读取操作。然后，第二确定装置113E向操作终止控制装置131C传送第二确定信号，告知更新的地址匹配存取最后地址以及地址更新的数目匹配该突发长度。于是，操作终止。
以上述方式，甚至当要被不中断存取的多个存储器单元分别位于两个存储器芯片上时，也可以和具有单体存储器芯片基本同样的方式用一次输入的地址来使用具有很大总容量的两个存储器芯片。另外，数据可以高速不中断地从两个存储器芯片中的一个读取，然后从另一个存储器芯片读取。
在图1中，使用两个同步闪速存储器芯片1和2。另外可选择的是，可以使用3个同步闪速存储器芯片1到3，如图7所示。在图7的情形中，芯片以和图1的情形中同样的方式被顺序置于选择状态。于是，可以实现具有较大突发长度的非易失性半导体存储器设备模块。相似地，可以提供包括3个或以上任何数目的同步闪速存储器的非易失性半导体存储器设备模块。
在本例中，可以用一个命令来选择两个芯片，亦即芯片1或芯片2。在一种可替换的存储器存取方法中，例如，设定该存储器设备模块，使得第一地址总是芯片1的，并当设定的突发长度b大于芯片1的最大突发长度n时不中断地存取芯片2。在要被读取的第一数据在芯片2内的情形下，等待时间会增加，但是不需要发布和执行用于执行选择模式的初始设定的芯片选择命令。在每一种单独的情形下可以选择较短的等待时间或者不需发布和执行芯片选择命令之一。
在本例中，使用顺序模式作为突发模式。存储器设备模块可以很容易地用于交织模式。在这一情形下，内部控制电路131A改变输出数据的顺序，所述输出数据由列选择电路/读出放大器104读出并由数据寄存器105锁存。
虽然未在本例中指定，但是上述方法并不限于两个同步闪速存储器的情形。甚至当存储器设备模块包括3个或以上任何数目的同步闪速存储器时，也可以以下述模式切换处于选择状态中的芯片。给所有的存储器芯片提供处于选择状态的优先级次序，并计数时钟信号的上升。可以根据计数的数目切换处于选择状态的芯片。以这种方式，可以实现具有较大突发长度的非易失性半导体存储器设备模块。
在本例中，使用非易失性半导体存储器设备，特别是同步闪速存储器来构成模块。本发明不限于此，而可以很容易地应用于具有易失性存储器单元阵列，例如动态RAM或静态RAM的模块。
在本例中，说明了同步型半导体存储器设备模块。根据本发明的同步型半导体存储器设备模块可以结合到信息设备，诸如提供有本发明的效果的蜂窝电话设备或计算机中。例如，根据本发明的同步型半导体存储器设备模块可以容易地用于图10所示的信息设备200。信息设备200包括信息存储装置，诸如RAM和ROM(同步型半导体存储器设备模块)；控制输入装置；显示装置，诸如用于显示初始屏幕或信息处理结果的液晶显示装置；和用于执行自信息存储装置的突发读取操作等，同时用于在接收到来自控制输入装置的控制指令时根据规定的信息处理程序或其中的数据执行各类信息的处理的CPU(中央处理单元)。在具有这种结构的信息设备200中，根据本发明的同步型半导体存储器设备模块可以容易地用于信息存储装置(RAM或ROM)。
如上所述，根据本发明，根据更新的地址切换多个同步型半导体存储器设备的选择/非选择状态，并且在其中的一个设备从选择状态切换到非选择状态，而另一个设备从非选择状态切换到选择状态时，可以不中断地从多个同步型半导体存储器设备中高速读取数据。另外，可以实现具有比一个存储器芯片的突发长度更大的突发长度的非易失性半导体存储器设备模块。例如，在非易失性半导体存储器设备模块包括两个存储器，其中的每一个存储器都具有2M字×16位结构的32M位的情形下，其突发长度最大可以扩展到该模块的总位数，亦即32M×2位。
包括3个或以上任何数目的多个存储器芯片的非易失性半导体存储器设备模块通过以类似的方式将存储器芯片顺序地切换到选择状态而可以具有更大的突发长度。这对于为图像数据和音频数据的多媒体处理、引导系统程序等而读取大量数据特别有效。
在要被选择的多个存储器芯片的次序被预置或者由输入的外部命令设定的情形下，所述芯片可以自动地顺序切换到芯片选择状态。这样，可以简化由CPU执行的对存储器的存取处理和可以减轻CPU的负荷。
如上所述，根据本发明，可以把包括多个存储器芯片的模块看作为是一个存储器设备。通过简单地在读取之前输入一个存取开始地址和突发长度，可以执行连续的高速数据读取。不需单独控制该多个存储器芯片。
在多个存储器芯片以堆叠方式安装在一个组件内的情形下，可以减少存储器的安装面积，并可以减少系统的生产成本。
另外，该模块可以用和一个存储器芯片相同的管脚数目和相同的管脚安排来应付存储器容量的增加。这一点对于用户特别有利。在包括有安装在多个组件上的芯片的非易失性半导体存储器设备模块中可以提供基本相同的效果。
工业可应用性
在包括有多个能够与时钟相同步地执行突发输出的同步型半导体存储器设备的芯片的同步型半导体存储器设备模块的技术领域中，即使是在要被不中断地存取的多个存储器单元分别位于两个存储器芯片内的场合，也可以以和单体存储器芯片基本相同的方式通过输入一次地址来使用总容量大的两个存储器芯片。