一种接收机的数字下变频方法及装置.pdf

本发明了公开了一种接收机的数字下变频实现方法及装置。本发明方法通过对中频为AMHz，带宽小于2A/3MHz的带通信号，以采样频率为4A/3MHz进行采样，数字化中频信号。接着利用定点混频和低通抽取滤波器下变频数字中频信号。本发明紧密的把定点混频和低通抽取结合在一起，能实现在不需要使用乘法器的基础上进行混频，在使用原本FIR低通滤波器一半乘法器的基础上完成低通滤波和2倍抽取。

1.  一种接收机的数字下变频方法，用于对中频为AMHz，带宽小于2A/3MHz的模拟信号进行下变频，其特征在于，所述方法包括：
(1)通过模数转换器采用4A/3MHz的采样频率对模拟信号进行带通采样，得到频率为2A/3MHz的两路采样信号，分别为偶数路信号p0(n)和奇数路信号p1(n)；n为自然数，n≥0；
(2)对采样后的信号进行定点数字混频，混频后信号分为I路和Q路两路，其中数字混频后I路信号的取值为：n为偶数时取值p0(n)；n为奇数时取值-p0(n)，Q路信号的取值为：n为偶数时取值p1(n)；n为奇数时取值-p1(n)；
(3)分别对混频后的I路信号和Q路信号通过FIR低通滤波器进行低通抽取滤波，得到I路和Q路的最终输出信号；其中，I路信号进行低通抽取滤波时，使用FIR滤波器系数中的偶数序号系数值，Q路信号进行低通抽取滤波时，使用FIR滤波器系数中的奇数序号系数值。

2.  根据权利要求1所述的一种接收机的数字下变频实现方法，其特征在于，所述步骤(3)在进行低通抽取滤波时，根据FIR滤波器系数的对称性，先进行加法运算，然后把加法运算的结果再进行串行的乘累加运算，得到滤波结果。

3.  根据权利要求2所述的一种接收机的数字下变频实现方法，其特征在于，所述乘累加运算操作由多个乘法器和寄存器构成的流水线运算结构实现。

4.  根据权利要求1所述的一种接收机的数字下变频实现方法，其特征在于，所述模拟信号的中心频点为300MHz，带宽为160MHz。

5.  根据权利要求4所述的一种接收机的数字下变频实现方法，其特征在于，所述模数转换器采用ADS5474芯片。

6.  采用如权利要1所述的接收机的数字下变频方法的数字下变频装置，其特征在于，包括：
带通采样模块，用于对中心频点为AMHz，带宽小于2A/3MHz的模拟信号使用4A/3MHz的采样频率进行带通采样，输出频率为2A/3MHz的两路采样信号，分别为偶数路信号p0(n)和奇数路信号p1(n)；n为自然数；
定点数字混频模块，用于对采样后的信号进行定点数字混频，混频后信号分为I路和Q路两路，其中数字混频后I路信号的取值为：n为偶数时取值p0(n)；n为奇数时取值-p0(n)，Q路信号的取值为： n为偶数时取值p1(n)；n为奇数时取值-p1(n)；
以及，低通抽取滤波器模块，用于分别对混频后的I路信号和Q路信号通过FIR低通滤波器进行低通抽取滤波，得到I路和Q路的最终输出信号；其中，I路信号进行低通抽取滤波时，使用FIR滤波器系数中的偶数序号系数值，Q路信号进行低通抽取滤波时，使用FIR滤波器系数中的奇数序号系数值。

一种接收机的数字下变频方法及装置
技术领域
本发明涉及一种数字下变频的方法及装置，属于数字中频技术领域。
背景技术
目前全数字中频技术的接收机产品也屡见不鲜，但能分析宽带频谱信号的接收机确不多。而且就数字下变频来说，一般的方法都是由NCO(数字控制振荡器)产生本振信号，再通过数字混频器进行正交解调，将接收到的中频信号下变频到零中频；接着经过数字低通滤波器进行抗混叠滤波和信号提取。但是这种方法在FPGA中实现时需要大量的乘操作，即需要大量的乘操作，不仅消耗了大量FPGA的资源，在FPGA运行时也需要大量计算时间。
发明内容
发明目的：本发明的目的是在接收机中针对现有数字下变频方式，在特殊的中频和采样频率下，提出一种数字下变频方法及装置，通过在FPGA中不需要使用乘法器的混频方法以及只需普通FIR滤波器一半乘法器的低通抽取滤波器，来实现宽带接收机的数字下变频。
技术方案：为实现上述发明目的，本发明采用如下技术方案：
一种接收机的数字下变频方法，用于对中频为AMHz，带宽小于2A/3MHz的模拟信号进行下变频，所述方法包括：
(1)通过模数转换器采用4A/3MHz的采样频率对模拟信号进行带通采样，得到频率为2A/3MHz的两路采样信号，分别为偶数路信号p0(n)和奇数路信号p1(n)；n为自然数；
(2)对采样后的信号进行定点数字混频，混频后信号分为I路和Q路两路，其中数字混频后I路信号的取值为：n为偶数时取值p0(n)；n为奇数时取值-p0(n)，Q路信号的取值为：n为偶数时取值p1(n)；n为奇数时取值-p1(n)；
(3)分别对混频后的I路信号和Q路信号通过FIR低通滤波器进行低通抽取滤波，得到I路和Q路的最终输出信号；其中，I路信号进行低通抽取滤波时，使用FIR滤波器系数中的偶数序号系数值，Q路信号进行低通抽取滤波时，使用 FIR滤波器系数中的奇数序号系数值。
进一步地，所述步骤(3)在进行低通抽取滤波时，根据FIR滤波器系数的对称性，先进行加法运算，然后把加法运算的结果再进行串行的乘累加运算，得到滤波结果。
进一步地，所述乘累加运算操作由多个乘法器和寄存器构成的流水线运算结构实现。
接收机的数字下变频装置，包括：
带通采样模块，用于对中心频点为AMHz，带宽小于2A/3MHz的模拟信号使用4A/3MHz的采样频率进行带通采样，输出频率为2A/3MHz的两路采样信号，分别为偶数路信号p0(n)和奇数路信号p1(n)；n为自然数；
定点数字混频模块，用于对采样后的信号进行定点数字混频，混频后信号分为I路和Q路两路，其中数字混频后I路信号的取值为：n为偶数时取值p0(n)；n为奇数时取值-p0(n)，Q路信号的取值为：n为偶数时取值p1(n)；n为奇数时取值-p1(n)；
以及，低通抽取滤波器模块，用于分别对混频后的I路信号和Q路信号通过FIR低通滤波器进行低通抽取滤波，得到I路和Q路的最终输出信号；其中，I路信号进行低通抽取滤波时，使用FIR滤波器系数中的偶数序号系数值，Q路信号进行低通抽取滤波时，使用FIR滤波器系数中的奇数序号系数值。
有益效果：本发明能在不需要乘法器的情况下进行数字混频，同时能在比普通FIR滤波器节省一半乘法器的情况下完成低通抽取滤波。节省了大量的FPGA资源与运算时间，实现了接收机数字下变频的实时性。
附图说明
图1是本发明中整个数字下变频模块的整体结构框图。
图2是本发明中整个带通采样过程的FPGA模块框图。
图3是本发明中数字定点混频模块结构框图。
图4是本发明中I路低通抽取滤波器模块的结构框图。
具体实施方式
下面结合附图对本发明的技术方案进行详细说明：
本发明实施例公开的数字下变频方案是以160MHz带宽接收机中的实现为例，针对中频为300MHz，采样频率为400MHz的数字中频信号的数字下变频方案。由采样定理得，一个中频为300MHz，带宽为160MHz的模拟信号经过400MHz的采样频率采样后，频谱会进行搬移，其中正频率部分的信号搬移到了(-180MHz,-20MHz)上。此时只需通过数字混频把频谱向右搬移100MHz并且进行低通抽取滤波就能实现数字下变频。
如图1所示，为本发明实施例提供的接收机的数字下变频装置的整体结构框图，数字下变频装置的具体实现是基于FPGA的，主要包括三个模块：400MHz采样频率带通采样模块、定点数字混频模块和低通抽取滤波器模块；相应的本发明实施例提供的数字下变频方法也主要包括400MHz采样频率带通采样、定点数字混频和低通抽取滤波三个处理步骤。下面分别对这三个步骤中涉及到的理论推导及具体实现做详细说明。
(一)400MHz采样频率带通采样
带通信号的带宽为160MHz，中频为300MHz，而ADC芯片的采样频率为400MHz，显然这不符合奈奎斯特采样定理，此处我们运用带通采样定理进行采样。采样后原本(220MHz,380MHz)正频率上的信号被延拓到(220MHz+m*400MHz,380MHz+m*400MHz)上，m取任意整数；(-380MHz,-220MHz)负频率上的信号被延拓到(-380MHz+m*400MHz,-220MHz+m*400MHz)，m取任意整数。显然并没有发生任何混叠。在整个计算过程中，我们只需取(-180MHz,-20MHz)上的频谱就能恢复出整个信号。
(二)定点数字混频
由数字混频原理得，混频后信号分为I路和Q路两路。设400MHz采样后的信号为x(n),混频后I路信号为i(n)，Q路信号为q(n)。f_L＝100MHz为需要搬移的频率，f_S＝400MHz为采样频率。则：
      i(n)=x(n)cos(2πfLn/fS)=x(n)cos(πn4),]]>n为自然数
      q(n)=x(n)cos(2πfLn/fS)=x(n)sin(πn4),]]>n为自然数
显然cos(πn/4)的值为1，0，-1，0这4个数字的循环；sin(πn/4)的值为0，1，0，-1这4个数字的循环。由此可得：
            
            
由上两式可得数字混频后I路信号的值为x(n),0,-x(n),0的循环，而Q路信号的值为0,x(n),0,-x(n)的循环。所以在定点混频中不需要使用乘法器只需根据n的值对采样序列进行变化即可。
(三)低通抽取滤波
由于输入信号的共轭对称性，我们只需要信号的正频率部分就可以把数字信号完整的恢复出来，所以经过数字混频后，带通信号的中频部分被搬移到零频。此零频附近的信号使用一个FIR的低通滤波器进行滤波后，信号的带宽减小了一半，所以在滤波后我们进行2倍抽取。
在160MHz带宽接收机中，我们使用一个52阶的低通FIR滤波器进行滤波。设y_i(n)为I路混频后的信号经过低通滤波器后的输出信号，y_q(n)为Q路混频后的信号经过低通滤波器后的输出信号，h(n)为FIR低通滤波器系数。FIR滤波器的输出可以通过卷积的形式表示：
      yi(n)=i(n)*h(n)Σk=0N-1h(k)i(n-k),]]>n为自然数
      yq(n)=q(n)*h(n)Σk=0N-1h(k)q(n-k),]]>n为自然数
设当n为偶数时n＝2m，当n为奇数时n＝2m+1，m为自然数。又因为宽带数字系统中滤波器阶数为52阶，所以滤波器系数的个数N＝53为奇数。则我们得到以下式子：
      yi(2m)=Σk=0N-1h(k)i(2m-k)=Σj=0N-12h(2j)i(2m-2j)+Σj=0N-12-1h(2j+1)i(2m-2j-1)]]>            
      yi(2m+1)=Σk=0N-1h(k)i(2m+1-k)=Σj=0N-12h(2j)i(2m+1-2j)+Σj=0N-12-1h(2j+1)i(2m-2j)]]>      
      yq(2m)=Σk=0N-1h(k)q(2m-k)=Σj=0N-12h(2j)q(2m-2j)+Σj=0N-12-1h(2j+1)q(2m-2j-1)]]>      
      yq(2m+1)=Σk=0N-1h(k)q(2m+1-k)=Σj=0N-12h(2j)q(2m+1-2j)+Σj=0N-12-1h(2j+1)q(2m-2j)]]>      
由定点混频后的结果得，当n为奇数时，混频后I路信号i(n)始终为0；当n为偶数时，混频后Q路信号q(n)始终为0。所以上面四个式子变为：
      yi(2m)=Σj=0N-12h(2j)i(2m-2j)]]>      
      yi(2m+1)=Σj=0N-12-1h(2j+1)i(2m-2j)]]>      
      yq(2m)=Σj=0N-12-1h(2j+1)q(2m-2j-1)]]>      
      yq(2m+1)=Σj=0N-12h(2j)q(2m+1-2j)]]>      
由于我们在低通滤波后需要进行2倍的抽取，所以我们只需取y_i(2m)和y_q(2m)的值。设z_i(m)，z_q(m)分别为160MHz宽带接收机的数字下变频的I路和Q路结果。则：
      zi(m)=yi(2m)=Σj=0N-12h(2j)i(2m-2j)]]>      
      zq(m)=yq(2m)=Σj=0N-12-1h(2j+1)q(2m-2j-1)]]>      
显然在I路进行低通抽取滤波时，我们只需使用滤波器系数h(n)中，n为从0到52的偶数的系数值，混频输出i(n)中，n为偶数的值；在Q路进行低通滤波时，我们只需要使用滤波器系数h(n)中，n为从1到51的奇数的系数值，混频输出q(n)中n为奇数的值。省去了普通FIR低通滤波器一半的乘法器。
在具体工程实践中，我们选用一款TI公司推出的采样精度为14bit，采样率为400MSPS，的ADS5474模数转换器芯片作为带通采样的ADC。图2为整个带 通采样过程的FPGA模块框图。采样后的信号以200MHzDDR(Double Date Rate)传入FPGA，经过FPGA的IDDR模块，被分成两路200MHz的SDR(Single Date Rate)的数据。
设400MHz采样率的信号为x(n)。被IDDR分成两路200MHz采样后信号为p0(n)和p1(n)。则
p0(n)＝x(2n),n为自然
p1(n)＝x(2n+1),n为自然数
由于数字下变频最后的输出，I、Q两路分别为：
      zi(m)=yi(2m)=Σj=0N-12h(2j)i(2m-2j)]]>      
      zq(m)=yq(2m)=Σj=0N-12-1h(2j+1)q(2m-2j-1)]]>      
所以对于I路低通抽取滤波器模块而言只需输入200MHz的i(2n)信号，对于Q路低通抽取滤波器模块而言只需输入200MHz的q(2n+1)。所以在FPGA的定点数字混频模块中，I路只需输出i(2n)的值，Q路只需输出q(2n+1)的值，n为自然数。此处我们设g＝2n,l＝2n+1，n为自然数。显然g为偶数，而l为奇数。由上文我们得p0(n)和p1(n)。
所以i(g)与q(l)的值分别为：
            
            
所以在FPGA中定点数字混频模块为：
                  
            
在程序中，clk表示系统时钟信号，rst表示复位信号，din_p0为I路输入信号即p0(n)，din_p1为Q路输入信号即p1(n)，din_p0_1dly为I路的混频输出，din_p1_1dly为Q路的混频输出，din_en为输入信号使能，din_en_1dly为输出信号使能，phase_flag为标志位状态寄存器。其中我们设计一个标志位寄存器phase_flag，每进入一个数据(即din_en每产生一次上升沿变化)，标志位寄存 器phase_flag就进行变化。FPGA根据标志位寄存器的值，对输入的信号做出相应的变化：或者输出值等于输入值；或者输出值为输入值的负数。图3为FPGA中数字定点混频模块的框图。
I路与Q路的低通抽取滤波器模块，除了滤波器系数不同以外基本相同，此处以I路低通抽取滤波器模块为例。图4为I路低通抽取滤波器模块的结构框图。图中din为数据的输入，din_en为数据输入使能，di_out为数据输出，dout_en为数据输出使能，R为移位寄存器。
在程序中都是通过移位寄存器来存储进入的数据：
            
程序中clk为系统时钟，rst为复位，din为数据输入，din_en为数据输入 使能，data_line为移位寄存器。由于FIR滤波器系数的对称性，所以可以先可进行加法运算，然后把加法运算的结果再进行串行的乘累加运算，这样可以节省一半的乘法器。
            
上面的程序中data_add_2p是暂时存放加法运算结果的寄存器。
接着FPGA对数据进行乘累加操作，在FPGA中使用18位乘以18位的乘法器：
            
上面的程序中，u_mult_18x18为一个18位乘18位的乘法器模块，fir_h为滤波器系数，mult_data_4p为存放乘法结果的寄存器。
此处的乘累加操作是一个直接并行结构的滤波器，这个结构的滤波器可以在 一个时钟周期内完成一次滤波，但要占用大量的乘累加器，器件延迟比较大，所以其工作频率不可能太高。为了提高滤波器速度，在FPGA中在适当的地方加入寄存器，将前面的运算结果或输入数据暂存，并在下一个时钟到来时，将寄存器值作为后一级运算的输入以构成流水线结构：
            
程序中add_pipe_5p，add_pipe_6p都是暂时存放前面计算结果的寄存器以构成流水线运算结构。dout为低通抽取滤波器的输出。
整个低通抽取滤波器模块的程序运行时，在每一个din_en的上升沿将进入一个18bit的数据din，din数据的进入使得低通抽取模块中移位寄存器的值进行移位，然后进行滤波即乘累加操作。最后构成流水线结构输出低通抽取滤波后的值。