一种耐高压的静电放电 (ESD) 保护器件和系统及其相应的 生产方法 发明的背景技术领域 本发明所相关的领域是用于芯片中的静电保护半导体器件线路， 更具体的是指在 电源 (VDD) 和输入 / 输出管脚 (PAD) 中连接此器件可提供一个箝位的静电保护装置， 而此 输入 / 输出管脚在正常的情况下可以承载高于 VDD 电源电压。同时在热插拔的过程中， 不 会带来由于瞬态电流的产生而引起的电源电压下降的问题。
相关已知的专利文献
静电放电 (ESD) 是一种由一个物体对另外一个物体转移电荷的极短暂的现象。快 速的电荷转移所产生的瞬间电位差足以击穿绝缘薄膜介质如栅极的双氧化层 (SiO2)， 从而 使 MOS 管永久失效。普通的 ESD 保护器件是在芯片的生产过程中制造出一些特殊的集成 电路元件， 这些器件在正常的电压工作范围内呈关闭状态， 而在静电的触发下形成一个对 地的低电阻回路， 使 ESD 电流被有效地疏导， 从而避免输入 / 输出管脚和内部的电路受到损 坏。
图 1( 已有技术 ) 所示的是一个典型的静电防护网， 在这套电路中， 一个内部的信 号电压 S20 从内部电路中传输到输出管脚 (PAD)24 上， 驱动级的反相器由 N 型 MOS 管 N18 和 P 型 MOS 管 P18 组成。反相器的输出端直接与管脚 24 相连。除此之外， 二个保护电路 N2 和 P2 构成一个保护网， 使得在 PAD24 上如果由瞬态负电压脉冲的情况下， 这一保护网接通 了去电源 (VDD)30 和对地 (VSS)10 的回路。同样如果有一个正的高压脉冲冲击管脚 24， 则 会正向导通 P2 由管脚到 VDD 的衍生二极管， 和 N2 中由漏到衬底的反相偏置二极管， 使得电 流可以分流到地和电源的金属环上。然而， 采用这样的 PMOS， 由于其 N 阱必须上拉于电源 VDD， 使得管脚端无法承受高于 VDD 的电压。例如当 VDD 工作电压是在 3.3 伏的情况下， 如 果管脚 24 上面承载一个 5 伏的信号， 就会使 P2 中的衍生 PN 结二极管正向导通而造成可观 的漏电流。 克服这一正向导通二极管特性的方法之一是采用悬浮 N 阱 (Floating N well)。 自偏置 N 阱中的的 PMOS 管可以同时用在输出驱动和 ESD 放电保护上， 当 IO 管脚端口有高 于 VDD 的电压时， 悬浮 N 阱可以承载高于 VDD 的电压而不会造成二极管正向导通。而对于 正常工作而言， 自偏置的 PMOS 管则会使 N 阱衬底端接到 VDD 上。( 详见″ ESD Protection ina Mixed Voltage Interface and Multirail Disconnected Power Grid Environment in 0.50-and 0.25-um Channel Length CMOS Technologies″， by Steven H.Voldman， IEEETransactions on Components， Packaging， and Manufacturing Technology--Pt.A Vol.18(2)， p.303-313， June 1995)
美国专利 5,969,541 给出了一个如何控制自偏置 N 阱的办法 (Waggoner)。
美国专利 6,353,520 建议采用串联的二极管， 连接 VDD 到 IO 端口， 而 IO 端口到 VSS 则用下挂的串联 NMOS 来解决 IO 端口高压的问题， 以避免双氧化层的击穿。(Anderson 等)
美国专利 6,181,214 采用了下挂的串联 (Cascaded)NMOS 管作为输入的 ESD 放电 保护， 置于 IO 管脚和 VSS 之间， 其 IO 管脚也是可以承载高于电源电压的电位。(Schmott etal)
美国专利 6,444,511 展示了一种增强型用于从 IO 管脚到 VSS ESD 放电保护的下 挂串联型 NMOS 管的生产工艺。
发明综述
本项发明的一个主要目标是解决静电放电保护电路中被保护的管脚需要承载高 于电源电压的电位的问题。这样一个 ESD 保护组件或网络， 即要和 IO 管一样在正常的工作 情况下承载高于 VDD 的电位， 同时又要有能力在 ESD 冲击下回闪 (Snapback) 到低阻抗对地 回路， 并且箝位在较低的电压上， 以便放电电流能够顺利地通导至地， 从而达到保护集成电 路内部敏感电路的目的。
本发明的另一个目标是提供一种不受电源上电、 下电 (Power ON/OFF) 干扰的静电 放电保护装置， 也就是在以上二种情况下， 都不会产生瞬态漏电流的现象发生。
本项发明的第三个目标是提供一种可热插拔的静电放电保护组件， 也就是说在电 源还开着的时候， 插入和拔出管脚， 都不会造成漏电流， 即使是瞬态的情况下。 本项发明的第四个目标是提供一种静电放电防护组件， 使得从 VDD 到管脚在正常 工作情况下呈高阻状态， 在 ESD 的冲击下可以回闪 (Snapback) 到低阻状态而同时可以保持 即使在大电流状态下仍然是低电压的状态 (Low Holding Voltage)， 这一工作状态类似于 双极型二极管 (BJT) 的工作状况。
本项发明的进一步的目标是对任意二个不同电位的端点提供一种静电放电保护 组件， 由于 NMOS 管的对称性， 其保护的任意一个端口的电位与 VDD 之间的保护网络都可以 承受高于另一端的电位， 比如二个不同的电源。
本项发明仍然可以进一步达到更低的触发电压。因为当 ESD 脉冲冲击 IO 管脚的 时候， 其 NMOS 管的 P 衬底处在悬浮状态， 有助于 NPN 管在静电放电的情况下有效的导通。
同理， 实现本专利目标的方法之一， 其第一和第三的活性区域 (Active area) 上接 VDD 端子和 IO 管脚， 在它们共享的扩散 ( 活动 ) 区内， 注入 P+( 正向离子 )， 但是让这一小 块 P 型区域浮动， 不做任何金属连接， 但是由于扩散区域的连续性， 这一小块 P 型注入区是 会和基底 (P- 衬底 ) 保持同样的电位。
本项发明提供了优异的新型 ESD 放电保护器件和实施方法， 采用本项发明的 NPN 器件， 用在从 VDD 到 IO 管脚中， 或者在二个不同电位的电源端上， 不仅可以起到有效的保护 作用， 而且由于它的 P- 衬底成悬浮状态， 可更有利于低触发电压， 和早开启的特性， 从而更 加有利于深毫微米 ( ＜ 90nm) 线的工艺。
本项发明所附的多幅示意图的说明如下 ：
图 1 所示的是一个常用的 ESD 保护网络可在多个已有技术中找到。在 IO 管脚到 VDD 电源的保护元件是一个普通的 PMOS 管。其栅极是连接到 VDD 电源上， 而从 IO 管脚到 VSS 则是一个栅极和源端接地的 NMOS 管。
图 2 所示的是一个已有技术 ( 美国专利号 6,353,520， Anderson 等人 )。其从 IO 管脚到 VDD 电源的保护组件是一个由一达林顿二极管串联组成 (Darlington)， 而从 IO 管脚 到 VSS 的保护是通过一个下挂串联的 NMOS 管组成， 该技术可以使 IO 管脚承受高于 VDD 电
压的信号。
图 3 所示的是一个自偏置 N- 阱的技术， 可同时用于静电保护和输入驱动的反相 器， 这一已有技术可以当 IO 管脚高于 VDD 电压时， 其悬浮 N- 阱自动和 VDD 电源分离， 从而杜 绝了正向偏置的 PN 节二极管的生成， 而当常态工作的时候， 其 N- 阱自动和 VDD 电源相连。
图 4 是一个线路图， 该线路是本项发明所建议的第一套实施方案， 其中在 VDD 和 IO 管脚之间置放了一个类似于下挂串联的 NMOS， 该 NMOS 的第二扩散区是注入了 p+( 从此我们 称这种结构为下挂 NPN)， 和置于 IO 到 VSS 之间的一对下挂 Nmos 构成一个独特的静电放电 保护回路。
图 5 是这一推荐电路的工艺剖面图， 图中， 所有寄生型二极管都以虚线表示， 一对 下挂串联的 NPN 在 VDD 电源和 IO 管脚之间从而构成静电放电保护电路的一部分。
图 6 是这一发明所推荐的第二种实施方法， 将第一种实施方法中的栅极稍加变 化， 加上一个栅极触发电路就形成了， 这一电路的特点是有效控制触发电压使得静电放电 的保护作用更加有效。
另外一种方法是把两个完全类似的 RC 触发电路连接在栅极上， 其中一个触发电 路连接到 VDD， 另一个连去 VSS， 从而在静电放电的情况下有效的开启放电回路。 具体实施方案
现在参考图 4 和图 5 的电路图， 在管脚 24 和 VDD30 之间有一个下挂串联的 NPN 管。 ， 他看上去和两个下挂串联的 Nmos 类似， 唯一不同的是二个 Nmos 之间共享的扩散区不 是 N+ 而是注入了 P+。并且其沟道的注入可以是 P 型注入。它的第一个 N 扩散区是直接连 到 VDD(30)， 它的第二个 Nmos 扩散区连到管脚 24.
与此相类似， 二个下挂串联的 VSS-Nmos 放置于 IO 管脚 24 到地 VSS10， 第一个 VSS-Nmos12 的栅极相连至 VSS10， 这就保证了在正常工作情况下， IO 管脚到 VDD 和 VSS10 处 于关联的状态， 第二个 VDD-Nmos22 的栅极直接连接到 VDD30， 从 IO 管脚到 VSS 插入了一个 PN 结二极管 26 构成一个完整的静电放电的网络 (70)。
现在对照图 6 所示的第二套推荐实施方案， 栅极触发电路 52 从 VDD 获得触发信号 以使第二个 VSS-Nmos 的栅极软软地连接至 VDD 以降低管脚压力， 改善管脚触发机能。 同理， VSS 触发电路或软接触 54 置于第一个 VSS-Nmos 栅极到 VSS10 白之间。触发电路或软接触 箝位 52 和 54 有一个共同点， 就是在正常工作情况下， 提供一个电阻上挂 VDD 下拉去 VSS。 触发电路可以简单的为一个电阻， 晶体管和电容的组合， 但并不仅限于此。
不难理解， 本专利所述的各项技术不仅局限于此， 而是可以延伸应用于只要是二 端电位不同， 需要有钳位的保护网络， 比如不同的电源 VDD 之间或者是管脚到 VDD 电源之 间。 附图说明 ：
图 1 所示的是一个常用的 ESD 保护网络可在多个已有技术中找到。
图 2 所示的是一个已有技术 ( 美国专利号 6,353,520， Anderson 等人 )。
图 3 所示的是一个自偏置 N- 阱的技术。
图 4 是一个线路图。图 5 是这一推荐电路的工艺剖面图。 图 6 是这一发明所推荐的第二种实施方法。