消除颤动影响的讯号 接收装置与方法 本发明是有关于一种消除颤动影响的讯号接收装置与方法，且特别是有关于一种应用于两种不同时钟域的通讯系统的信号接收装置与方法。
对现今通讯系统而言，两个不同的系统在传递资料时，例如是：通用串行总线(Universal serial bus,USB)主机与USB元件之间的讯号传送，处理器与系统元件的讯号传送，主机与主机，主机板与系统元件之间的讯号传送等等。因为传送端与接收端所使用的系统时钟不同，例如是频率不同，相位不同等，亦即，两系统间其频率域不同。所以在传送资料时，传送端必须同时传送资料(data)讯号与传送端的系统时钟(system clock)讯号至接收端。接收端为了使接收到的传送端系统时钟讯号与接收端的系统时钟讯号同频，必须以一个锁相环路(Phase Lock Loop,PLL)来处理接收到的传送端系统时钟讯号，而得到一个与接收端的系统时钟讯号同频却可能不同相位的接收时钟讯号，以利于资料讯号的取样而来完成资料讯号传送的目地。
对于接收端而言，其可以例如由晶体振荡的方式来产生稳定的单位时钟(unit clock)讯号，再将单位时钟讯号直接除频，便可得到系统时钟讯号，来作为接收端的逻辑电路的时钟输入端的输入讯号。因为系统时钟讯号是直接由晶体振荡的方式经除频得到的，所以系统时钟讯号是相当稳定的。而接收时钟讯号则因为是由传送端传送后经PLL处理而得的，所以接收时钟讯号可能会因传送或处理过程中的外界干扰等，而有颤动(jitter)产生，使得接收时钟讯号不是很稳定。在整个接收端对资料讯号的处理过程中，很有可能会因为接收时钟讯号产生了一个严重颤动，而遗失掉原本的资料讯号，如何有效地避免颤动所造成的资料流失，便是一个亟待解决的课题。
请参考图1，此图乃传统讯号接收装置的方框图。输入讯号VIN是输入至D型触发器102的讯号输入端D11，接收时钟讯号RXCLK输入至D型触发器102的时钟输入端CK11。其中，D型触发器102是以正缘触发(RisingEdge Trigger)的方式，在接收时钟讯号RXCLK的控制下，将输入讯号VIN转换后，自D型触发器102的输出端Q11输出一事件讯号EVNT。事件讯号EVNT再输入至D型触发器104的讯号输入端D12，并将系统时钟讯号SCLK输入至D型触发器104的时钟输入端CK12，最后自D型触发器104的输出端Q12输出取样事件讯号SEVNT。
图2所绘示的是图1讯号接收装置的时序图。请同时参考图1及图2。图2中，单位时钟讯号UCLK例如是由晶体振荡器所产生的时钟讯号，接着，单位时钟讯号UCLK再经除频后，可得系统时钟讯号SCLK。其中，当接收时钟讯号RXCLK由低电平转变成高电平，会使D型触发器102在接收时钟讯号RXCLK的控制下，对输入讯号VIN做取样的动作，而使其输出的事件讯号EVNT由低电平转变成高电平，并维持一个接收时钟讯号RXCLK的周期。例如在时间点t201时，接收时钟讯号RXCLK由低电平上升至高电平，此时D型触发器102因而对输入讯号VIN做取样，而输入讯号VIN为高电平，故而经由输出端Q11所输出的取样事件讯号SEVNT亦上升至高电平。
同理，当系统时钟讯号SCLK由低电平转变成高电平时，会使D型触发器104在系统时钟讯号SCLK的控制下，对事件讯号EVNT做取样的动作，而使其输出的取样事件讯号SEVNT亦与事件讯号EVNT维持在相同的电平，并维持一个系统时钟讯号SCLK的周期。例如在时间点t202时，系统时钟讯号SCLK由低电平转变成高电平，致使D型触发器104对事件讯号EVNT取样，而使其输出的取样讯号SEVNT由低电平转变成高电平，并维持一个系统时钟讯号SCLK的周期。
如此，讯号经过D型触发器102的处理后，可以将输入讯号VIN取样而得到一个周期等于接收时钟讯号RXCLK的事件讯号EVNT，事件讯号EVNT再经过D型触发器104处理之后，可得到一个与系统时钟讯号SCLK的周期相等的取样事件讯号SEVNT。如此便可完成将输入讯号VIN转换并输出取样事件讯号SEVNT的动作。
若接收时钟RXCLK有颤动产生时，会造成讯号损失。例如在时间点t204到t205因为接收时钟RXCLK有颤动(jitter)的产生，使得D型触发器102输出的事件讯号EVNT只能从时间点t204维持至时间点t205，其讯号周期太短，以致于在D型触发器104于时间点t203与t206的相邻两个正缘触发下，没有办法取样到此事件讯号EVNT，而造成讯号的遗失。
传统解决的方式之一是，使用四个触发器来做为讯号接收装置。请参考图3，其所绘示的是传统消除颤动影响的讯号接收装置方框图。接收时钟讯号RXCLK分别输入至D型触发器302，D型触发器304，D型触发器306的时钟输入端CK31，时钟输入端CK32，时钟输入端CK33。输入讯号VIN是输入至D型触发器302的讯号输入端D31，自D型触发器302的输出端Q31输出一事件讯号EVNT1。事件讯号EVNT1再输入至D型触发器304的讯号输入端D32。而后，再自D型触发器304的输出端Q32输出一事件讯号EVNT2。事件讯号EVNT2再输入至D型触发器306的讯号输入端D33，自D型触发器306的输出端Q33输出一事件讯号EVNT3。事件讯号EVNT3再输入至D型触发器308的讯号输入端D34，并将系统时钟讯号SCLK输入至D型触发器308的时钟输入端CK34，最后自D型触发器308的输出端Q34输出取样事件讯号SEVNT。
图4所绘示的是图3的传统消除颤动影响的讯号接收装置的时序图。请同时参考图3及图4。在时间点t401时，D型触发器302对输入讯号VIN作取样，得到高电平的事件讯号EVNT1的输出，并维持一个接收时钟讯号RXCLK的时钟周期。在时间点t403时，因为接收时钟讯号RXCLK有颤动产生，所以，以其作为时钟输入端的输入讯号的D型触发器302，D型触发器304，D型触发器306，其对输入取样后的输出讯号，例如事件讯号EVNT1、事件讯号EVNT2、事件讯号EVNT3，只能维持一个颤动讯号的周期。
但是，在时间点t403时，因为事件EVNT3的讯号周期太短，以致于在D型触发器308于时间点t402与t404的相邻两个正缘触发下，亦没有办法取样到此事件讯号EVNT3，而造成讯号的遗失。
另一种解决的方式是，在原图3中，加入一“或”门来避免讯号的遗失。如同图5所绘示，此图乃传统另一种消除颤动影响的讯号接收装置方框图。将事件讯号EVNT 2和事件讯号EVNT 3输入至“或”门510，并自“或”门510输出或讯号OREVNT，然后将或讯号OREVNT输入至D型触发器308的讯号输入端D34，作为D型触发器308的输入。
请参考图6，其所绘示是图5传统另一种消除颤动影响的讯号接收装置的时序图。或讯号OREVNT乃事件讯号EVNT 2和事件讯号EVNT 3经过或运算的结果，亦即为事件讯号EVNT 2和事件讯号EVNT 3合并后的结果。但是当两讯号之间过于接近的话，会造成讯号无法分辨的情况，例如在时间点t601之后，因为输入讯号VIN的两讯号过于接近而使得或讯号OREVNT一直呈现高电平的状态。相同地，取样讯号SEVNT从时间点t602起，亦一直维持高电平状态，使得原本的两讯号合并成一个讯号，而造成无法分辨的状况。此时，则必须要有更复杂的电路来处理此种情形。若颤动的情形更严重或是接收时钟RXCLK频率更低的话，则其所面对的问题将更复杂，所需的逻辑电路也就更不容易设计。
有鉴于此，本发明的主要目的就是提供一种消除颤动影响的讯号接收装置与方法，此装置只需以三个D型触发器，就能够解决颤动的影响，精确地完成讯号的转换与接收。本发明所使用的元件个数很少，并且只要简单的电路架构就能达到很好的效果。
根据本发明的目的，提出一种消除颤动影响的讯号接收装置与方法，用以在通讯系统中接收一第一时钟域的一输入讯号并输出一第二时钟域的一取样事件讯号，此装置包括：一第一D型触发器、一第二D型触发器与一第三D型触发器。其中，第一D型触发器是用以接收输入讯号，并以第一时钟域的一第一时钟讯号作为第一D型触发器的时钟讯号端的输入，然后输出一第一讯号；第二D型触发器是用以接收一高电平讯号，并以第一讯号作为第二D型触发器的时钟讯号端的输入，然后输出一第二讯号；第三D型触发器是用以接收第二讯号，并以第二时钟域的一第二时钟讯号作为第三D型触发器的时钟讯号端的输入，然后输出取样事件讯号；之后，取样事件讯号再输入至第二D型触发器的一重置端。仅需利用第二D型触发器与其重置端的设计，即可精确地完成讯号的转换与接收。
为让本发明的上述目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合附图，作详细说明如下：
附图简要说明：
图1绘示的是传统讯号接收装置的方框图；
图2绘示的是图1讯号接收装置的时序图；
图3绘示的是传统消除颤动影响的讯号接收装置方框图；
图4绘示的是图3的传统消除颤动影响的讯号接收装置的时序图；
图5绘示的是传统另一种消除颤动影响的讯号接收装置方框图；
图6绘示的是图5传统另一种消除颤动影响的讯号接收装置的时序图；
图7绘示的是依照本发明一较佳实施例的一种消除颤动影响的讯号接收装置方框图；
图8绘示的是图7消除颤动影响的讯号接收装置时序图。较佳实施例
请参照图7，其绘示依照本发明一较佳实施例的一种消除颤动影响的讯号接收装置方框图。
本发明是以正缘触发，并以高电平为有效讯号为例做说明，亦即当D型触发器的时钟输入端的时钟讯号由低电平转为高电平时，此D型触发器对输入端的讯号作取样，来作为输出端的输出。当然，亦可将所揭露的技术内容应用于以低电平为有效讯号的实施例中。
输入讯号VIN是输入至D型触发器702的讯号输入端D71，接收时钟讯号RXCLK输入至D型触发器702的时钟输入端CK71。其中，D型触发器702是以正缘触发的方式，在接收时钟讯号RXCLK的控制下，将输入讯号VIN转换后，自D型触发器702的输出端Q71输出一事件讯号EVNT 1。亦即，当接收时钟讯号RXCLK由低电平转变成高电平时，D型触发器702对输入讯号VIN取样，并输出取样结果。事件讯号EVNT 1再输入至D型触发器704的时钟输入端CK72，并将高电平讯号VH输入至D型触发器704的讯号输入端D72，然后自D型触发器704的输出端Q72输出事件讯号EVNT2。将事件讯号EVNT 2输入至D型触发器706的输入讯号端D73，并将系统时钟SCLK输入至D型触发器706的时钟输入端CK73，接着，自D型触发器706的输出端Q73输出取样事件SEVNT。而后，把取样事件讯号SEVNT经由反相器708，输入至D型触发器704的重置端RST。也就是说，当取样事件SEVNT为高电平时，会使得D型触发器704作重置的动作，亦即使其输出的事件讯号EVNT 2转变为低电平。
图8是图7消除颤动影响的讯号接收装置时序图。请同时参考图7及图8。图8中，单位时钟讯号UCLK例如是由晶体振荡器所产生的时钟讯号，接着，单位时钟讯号UCLK再经除频后，可得系统时钟讯号SCLK。而接收时钟RXCLK是接收端接收到的传送端的时钟讯号再经过锁相环路处理后的结果，其频率与系统时钟讯号SCLK相同。其中，当接收时钟讯号RXCLK由低电平转变成高电平时，会使D型触发器702在接收时钟讯号RXCLK的控制下，对输入讯号VIN做取样的动作，而使其输出的事件讯号EVNT 1由低电平转变成高电平，并维持一个接收时钟讯号RXCLK的周期。例如在时间点t801时，接收时钟讯号RXCLK由低电平上升至高电平，此时D型触发器702因之而对输入讯号VIN做取样，由于输入讯号VIN为高电平，故经由输出端Q1所输出的取样事件讯号EVNT 1亦上升至高电平。
同时，在时间点t801时，因为事件讯号EVNT 1，由低电平转变成高电平，会使得D型触发器704对高电平讯号VH取样，而使事件讯号EVNT 2由低电平转变成高电平，并且持续至D型触发器704的重置端RST的输入讯号转变为低电平时。在时间点t802，系统时钟讯号SCLK由低电平转变为高电平，此时，D型触发器706对事件讯号EVNT 2作取样，而使得取样事件讯号SEVNT由低电平转变为高电平，并且维持一个系统时钟讯号SCLK的周期的时间。同时，因为取样事件SEVNT转变为高电平讯号，所以，也使得D型触发器704的重置端RST的输入端转变为低电平讯号，而让D型触发器704作了重置的动作，亦即，D型触发器704输出端Q2的事件讯号EVNT 2转成低电平，直到下一个事件讯号EVNT 1由低电平转变成高电平时，再重新对高电平讯号VH取样，而使得事件讯号EVNT 2再次由低电平转变为高电平。
在时间点t803到t804间，因为讯号传输的过程中，例如是讯号受到干扰，或是系统不稳定，而使得接收时钟讯号RXCLK有颤动的情形产生。如图8所绘示，D型触发器702因受到接收时钟RXCLK颤动的影响，让事件讯号EVNT 1在时间点t803到t804间产生一高电平的讯号，其周期等于颤动讯号的周期。事件讯号EVNT 1同时在时间点t803时，触发D型触发器704，而使的其输出事件讯号EVNT 2转变为高电平，一直持续到D型触发器704的重置端输入RST的输入讯号转变为低电平时。在时间点t805，因为系统时钟SCLK由低电平转变为高电平，使得D型触发器706对事件讯号EVNT2作取样，来使输出的取样事件讯号SEVNT转变为高电平，亦同时致使D型触发器704进行重置动作，而使得事件讯号EVNT 2降为低电平。
由图8可清楚看出，事件讯号EVNT 2的讯号周期并不会受到颤动的影响，其周期是固定的，而且与系统时钟讯号SCLK触发D型触发器706的时间有关。而D型触发器706的输出取样讯号SEVNT，其周期也是固定的，而且是维持一个系统时钟的周期。如此，此电路确实解决了颤动的问题，使得输出取样事件讯号SEVNT不会因为颤动的影响而有所消失或错误。
在本实施例的消除颤动影响的讯号接收装置与方法中，虽以三个触发器与一个反相器为例作说明，然而此反相器并非必要构件。只要能够让输出取样事件讯号回授至触发器时具有重置的效果，便可达到本发明的目的。
因此，本发明的特征是在于提供一种消除颤动影响的讯号接收装置与方法，此装置只需三个D型触发器，借由适当的控制各触发器的输入输出的关系，并利用重置的效果，就能够解决颤动的影响。本发明所使用的元件个数很少，而且电路架构亦十分简单，也不需太复杂的控制讯号，就能完成所需的目的，并达到极佳的效果。
综上所述，虽然本发明已以一较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视本发明的权利要求范围所界定者为准。