多厚度硅化物器件的CMOS集成.pdf

本发明涉及到一种低外部电阻互补金属－氧化物－半导体(CMOS)器件及其制作方法。本发明的MOSFET是这样制作的，先在衬底中及栅区上表面上制作第一硅化物区，然后制作第二硅化物区，其中第二硅化物的厚度大于第一硅化物的厚度。本发明的方法是制作紧靠器件沟道区的低阻第一硅化物，此第一硅化物的加入降低了器件的外部电阻，而第二硅化物的加入形成了低表面电阻的互连。

1.  一种制作低阻MOSFET器件的方法，包括以下步骤：
在衬底表面上制作栅区；
在所述栅区侧壁上制作第一隔层宽度的第一隔层；
在所述衬底和所述栅区表面上制作具有第一硅化物厚度的第一硅化物区；
制作第二隔层，其第二隔层宽度大于所述衬底上的所述第一隔层宽度，其中所述第二隔层保护所述衬底中的所述第一硅化物区；以及
在所述衬底中及所述栅区表面上制作第二硅化物区，其中所述第二硅化物区的厚度大于所述第一硅化物区的厚度。

2.  在权利要求1的方法中，所述栅区的制作还包括对栅区的预掺杂。

3.  在权利要求2的方法中，所述预掺杂包括对所述栅区离子注入III-A族或V族类型的元素。

4.  在权利要求3的方法中，预掺杂包括对所述栅区离子注入磷。

5.  权利要求1的方法，还包括在制成所述栅区后，制作源/漏扩展区的步骤。

6.  权利要求1的方法，还包括在制作所述第一隔层后，制作深源/漏区的步骤。

7.  在权利要求6的方法中，制作所述深源/漏区包括对所述衬底离子注入III-A族或V族类型的元素。

8.  在权利要求1的方法中，制作所述第一硅化物区包括在所述衬底暴露的表面上淀积第一金属层并退火。

9.  在权利要求8的方法中，所述第一金属层的厚度为约2-7nm。

10.  在权利要求9的方法中，所述第一金属层包括Ta、Ti、W、Pt、Co、Ni、或其组合。

11.  在权利要求1的方法中，所述第一硅化物区制作在具有沟道区的所述衬底中，沟道区在所述栅区下面，所述硅化物区与所述沟道区之间的距离为约2-15nm。

12.  在权利要求1的方法中，所述第一硅化物区制作在具有沟道区的所述衬底中，沟道区在所述栅区下面，所述硅化物区与所述沟道区之间的距离为约3-10nm。

13.  一种低阻MOSFET器件包含：衬底，具有第一硅化物厚度的第一硅化物区，第一硅化物区与第二硅化物厚度的第二硅化物区毗邻，其中所述第二硅化物厚度大于所述第一硅化物厚度；在所述衬底上的图形栅区；第一隔层，紧靠所述图形栅区侧壁且具有第一隔层宽度；以及紧靠所述第一隔层侧壁的第二隔层，具有大于所述第一隔层宽度的第二隔层宽度，其中所述第二隔层位于所述第一硅化物区上面且与之自对准。

14.  权利要求13的低阻MOSFET器件还包含源/漏扩展区和沟道区，所述源/漏扩展区位于所述第一硅化物区与所述沟道区之间，所述沟道区与所述源/漏扩展区之间的尺寸为约2-15nm。

15.  权利要求13的低阻MOSFET器件，还包括源/漏扩展区和沟道区，其中所述源/漏扩展区位于所述第一硅化物区与所述沟道区之间，所述沟道区与所述源/漏扩展区之间的尺寸为约3-10nm。

16.  权利要求13的低阻MOSFET器件，还包括源/漏扩展区和沟道区，其中所述源/漏扩展区位于所述第一硅化物区与所述沟道区之间，所述沟道区与所述源/漏扩展区之间的尺寸为约7nm。

17.  在权利要求13的低阻MOSFET器件中，所述第一隔层宽度为约3-40nm。

18.  在权利要求13的低阻MOSFET器件中，所述第一隔层宽度为约5-20nm。

19.  在权利要求13的低阻MOSFET器件中，所述第一隔层宽度为约7-15nm。

20.  在权利要求13的低阻MOSFET器件中，所述第二隔层宽度为约20-90nm。

21.  在权利要求13的低阻MOSFET器件中，所述第二隔层宽度为约30-70nm。

22.  在权利要求13的低阻MOSFET器件中，所述第一硅化物区的厚度约为1-20nm。

23.  在权利要求13的低阻MOSFET器件中，所述第一硅化物区的厚度为约2-15nm。

24.  在权利要求13的低阻MOSFET器件中，所述第一硅化物区的厚度为约5-12nm。

25.  在权利要求13的低阻MOSFET器件中，所述第二硅化物区的厚度为约10-40nm。

26.  在权利要求13的低阻MOSFET器件中，所述第二硅化物区的厚度为约15-35nm。

多厚度硅化物器件的CMOS集成
技术领域
本发明涉及到半导体器件及其制作方法，更确切地说，是涉及到一种具有低外部电阻的改进型互补金属-氧化物-半导体(CMOS)器件，及其制作方法。
背景技术
高性能半导体器件的一个重要性质是其导电能力。电流是反比于电阻的。传统地讲，增大半导体材料的截面、缩短电子通道长度、提高电压、或降低半导体材料的电阻率，都可减小电学器件的电阻率和增大电流。
为能制作比现行者集成度更高的集成电路(IC)，如存储器、逻辑电路以及其他器件，人们不得不设法进一步减小场效应晶体管(FET)如金属-氧化物-半导体场效应晶体管(MOSFET)和互补金属-氧化物-半导体场效应晶体管(CMOS)的尺寸。在保持器件电学性质的同时缩小器件的总尺寸和降低工作电压，使器件规模更紧凑，工作性能得到改善。此外，器件的所有尺寸必须同时按比例缩小以优化器件的电学性能。
MOSFET按比例缩小的主要挑战之一是降低器件的外部电阻(Rext)，也称为源/漏电阻。外部电阻为MOSFET器件中除沟道电阻外所有电阻值之和。外部电阻归因于晶片的掺杂和扩散以及硅化工艺。在缩小MOSFET器件时，如果减小器件的栅长和栅氧化物厚度，且外部电阻保持不变，则将限制尺寸减小所带来的性能收益。
在常规的MOSFET设计中，如图1所示，在含Si衬底10上制作有栅区5。此栅区5包括位于栅介电层2上面的栅导体3及其上的栅硅化物4。含Si衬底10包含深源/漏区6、源/漏扩展区7、厚硅化物接触8、以及沟道区9。源/漏扩展区7有一部分延伸至栅区5下面。电子电流流到硅化物区8的电子通道W1，是从源/漏扩展区7毗邻沟道区9的一端开始并延伸至厚硅化物区8。减小电子通道W1的尺寸会提升器件性能。因此，希望减小源/漏扩展区7毗邻沟道区9的一端与硅化物区之间的距离以缩短电子通道W1。
利用现行的MOSFET设计，电子通道W1，亦即，到达低阻厚硅化物8前电流通过源/漏扩展区7的路径，为60nm的量级。在常规MOSFET设计中，厚硅化物8不能更靠近沟道，其原因如下：
首先，常规的MOSFET设计利用厚硅化物层来降低芯片设计中所用器件间的表面电阻。硅化物越厚，互连的截面越大，形成了低阻/高电流的互连。在退火工艺步骤中，在衬底的水平方向和垂直方向上形成厚硅化物，因此必须离沟道端部的扩展区边缘和结底部的扩展区边缘有适当的间隔。
例如，当用钴进行硅化时，5-10nm淀积的Co层将扩散至近20-40nm的深度，且也将横向扩散。厚硅化物区可引起界面显著的粗糙，从而导致薄扩展结的穿通。穿通可引起过量的结漏电。硅化物靠近沟道到何种程度而不致产生统计失效或影响产量的上述限制是常规MOSFET的基本集成约束。
其次，为使硅化物更靠近沟道区9，必须减小深源/漏区6与沟道区9之间的距离以减小最终的间隔宽度。减小深源/漏区6与沟道区9之间的距离，就增强了深源/漏区6与沟道区9之间的相互作用，引起短沟道效应的增强。本技术领域的熟练人员都知道，短沟道效应因栅区与源/漏区共享电荷而使阈值电压V_t降低，引起器件控制通或断的能力下降。
希望提供一种外部电阻最小的MOSFET。
发明内容
本发明提供了一种具有低外部电阻的MOSFET器件及其制作方法。对于NFET器件常规的器件设计的外部电阻为200-300欧姆-微米量级。所发明的低外部电阻MOSFET比常规设计者小约10％-50％。所发明的MOSFET器件也含有低表面电阻互连。在高性能的芯片设计中，希望产生的低外部电阻器件为芯片中所含器件之间的互连提供低阻接触。所发明的MOSFET器件通过使用第一和第二硅化物区实现了低外部电阻，其中第一硅化物区的厚度小于第二硅化物区，且紧靠器件的沟道区。第一硅化物区薄于常规的硅化物区，因而避免了常规硅化物在紧靠沟道区处要留有间隔的固有缺点。第二硅化物区的厚度大于第一硅化物区，并为芯片所含器件提供了低表面电阻互连。
此第一硅化物区可在距源/漏扩展区的沟道端约2nm-15nm的范围内。这比常规MOSFET设计所用的距离，约60nm量级，要近得多。第一硅化物区比源/漏扩展区有较低的电阻。源/漏扩展区含有第一硅化物，就通过源/漏扩展区与第一硅化物区的电阻之差而使本发明器件地外部电阻减小。
一般说来，本发明的方法包括以下步骤：
在衬底表面上制作栅区；
在栅区的侧壁上制作第一隔层宽度的第一隔层；
在衬底中以及栅区暴露的表面上制作第一硅化物厚度的第一硅化物区；
在衬底上制作宽度大于第一隔层宽度的第二隔层，其中第二隔层保护衬底中的第一硅化物区；以及
在所述衬底和所述栅区表面上制作第二硅化物区，此处的第二硅化物区厚度大于第一硅化物。
本发明的一种实施方式涉及低阻n型掺杂场效应晶体管(NFET)器件的制作方法。用元素周期表中的V族元素掺杂含Si衬底则典型地产生NFET器件。在制作有第一硅化物区的低阻NFET器件时，可实现栅区的预掺杂。在栅区预掺杂后，接着用第二注入制作源/漏扩展区。最后，用再次注入制作深源/漏区。
本发明的第二种实施方式涉及低阻p型掺杂场效应晶体管(PFET)器件的制作方法。PFET器件典型地是用元素周期表中的III-A族元素掺杂含衬底而制作在含Si衬底中的。在制作有第一硅化物区的低阻PFET器件时，除了源/漏扩展区用一次注入和深源/漏区用第二次注入外，也可用单次注入来制作源/漏扩展区和深源/漏区。
本发明的另一方面涉及到用本发明的方法制作低阻MOSFET。一般说来，所发明的低阻MOSFET包含：
衬底，含有第一硅化物厚度的第一硅化物区，第一硅化物区毗邻第二硅化物厚度的第二硅化物区，其中第二硅化物厚度大于第一硅化物厚度；
衬底上的图形栅区；
毗邻所述图形栅区侧壁的第一隔层，具有第一隔层宽度；以及
毗邻第一隔层侧壁的第二隔层，所述第二隔层的第二隔层宽度大于第一隔层宽度，其中第二隔层位于所述第一硅化物区上面，并与所述第一硅化物区自对准。
附图说明
图1(用剖面图)表示有厚硅化物区的常规MOSFET器件，厚硅化物区与沟道区相隔约60nm。
图2(用剖面图)表示所发明的MOSFET器件，该器件有紧靠沟道区的薄硅化物区。
图3(a)-(h)(用剖面图)表示本发明的一种实施方式所用的基本工艺步骤。在此说明的实施方式中，制作了薄硅化物区紧靠沟道区的NFET器件。
图4(a)-(g)(用剖面图)表示本发明的另一种实施方式所用的基本工艺步骤。在此说明的实施方式中，制作了薄硅化物区紧靠沟道区的PFET器件。
具体实施方式
本发明提供了一种方法来制作低外部电阻MOSFET器件，以及用发明的方法制作MOSFET结构，现在将参照本申请的附图对其进行较详细地描述。注意，在附图中类似的参考数字用来描述类似的和相应的成分。
先参见图2，该图描述了本发明的MOSFET器件。所发明的MOSFET器件包含有第一硅化物厚度T1的第一硅化物区11，和有第二硅化物厚度T2的第二硅化物区12，其中第二硅化物厚度T2大于第一硅化物厚度T1。所发明的MOSFET器件也包含位于衬底10上的栅区5。栅区5包括栅介电层2；在栅介电层2上面的栅导体3，其侧壁有氧化层(未具体标出)保护；以及在栅导体3上面的栅硅化物4。衬底10包含深源/漏区6、源/漏扩展区7、第一硅化物区11和第二硅化物区12。具有第一隔层宽度W2的第一隔层14毗邻栅区5。第二隔层15制作在第一硅化物区11上面，并与之自对准，且毗邻第一隔层14，其第二隔层宽度W3大于第一隔层宽度W2。
第二硅化物区12起低阻接触的作用，用于要求低表面电阻互连的芯片设计中。第一硅化物区11允许低阻硅化物的位置更靠近器件的沟道区9。加入第一硅化物区11可使电流到达低阻硅化物前的电子通道W4减小至约20nm以下，更优选地为约5nm以下。
本发明的另一方面包括所发明的MOSFET器件制作方法，该器件含有第一和第二硅化物区。参见图3(a)-(h)所示的实施方式。在本发明中，低外部电阻NFET是由加入第一硅化物区11来制作的，第一硅化物区11的厚度为约2-15nm的量级，且紧靠器件的沟道区9。
参见图3(a)，在衬底10上用常规的方法包括淀积和光刻制作图形栅区5。此图形栅区5包含位于栅介电层2上面的栅导体3。衬底10包括，但不限于：任何半导体材料，如常规的含Si材料、GaAs、InAs以及其他同类的半导体材料。含Si材料包括，但不限于：Si、块状Si、单晶Si、多晶Si、SiGe、非晶Si、绝缘体上的硅(SOI)、绝缘体上的SiGe(SGOI)、退火的多晶Si、以及多晶Si线状结构。这里也考虑叠层半导体如Si/Ge。
制作在衬底10上的栅介电层2典型地是氧化物材料并且厚度大于.8nm，更优选地厚度为约1.0nm-约1.2nm。栅介电层2也可由氮化物、氮氧化物或其组合构成，可含氧化物也可不含氧化物材料。栅介电层2是用常规技术制作的，如化学汽相沉积(CVD)、原子层CVD(ALCVD)、脉冲CVD、等离子体辅助CVD、溅射、以及化学溶液淀积，或者作为选择，用热生长工艺，可包括氧化、氮氧化、氮化、和/或等离子体或基团处理来制作栅介电层2。可用作栅介电层2的合适的氧化物实例包括，但不限于：SiO₂、Al₂O₃、ZrO₂、HfO₂、Ta₂O₃、TiO₂、钙钛矿型氧化物及其组合和多层结构。栅介电层2可为无定形的、多晶的，也可为外延型的。
栅导体3可包括多晶硅或合适的金属。栅导体3是用常规的淀积工艺如CVD和溅射在栅介电层2上制作的。
在制作了栅介电层2和栅导体3后，利用常规的光刻和腐蚀技术制作图形栅区5。具体地，向待制作图形的表面施加光致抗蚀剂；对抗蚀剂进行图形曝光；然后利用常规的抗蚀剂显影剂对抗蚀剂图形显影。一旦完成了抗蚀剂图形，被抗蚀剂覆盖的部分就受到保护，而暴露的部分则用除去未保护区域的选择腐蚀工艺来除去。在形成了图形栅区5后，接着在图形栅区5周围制作保护氧化层并保护图形栅区5。此保护氧化层是由栅区5热氧化来生成的。
在本发明的这一阶段可进行栅导体3的预掺杂。栅导体的预掺杂允许使用高扩散率的元素，它避免了注入的元素从源/漏区6扩散进入器件沟道区9而使短沟道效应的影响增大。当制作NFET器件时，栅导体3预掺磷是优选的，因为其扩散率高，但必须只注入在栅区5的预掺杂区中，以避免在衬底10中的沟道效应。利用预掺杂避免了向源/漏区6施加栅区9所需的大剂量/快扩散杂质，而致侵入沟道区9产生短沟道效应。预掺杂可在制作图形和腐蚀之前，也可在栅导体3腐蚀后，或在原位，在淀积栅导体材料期间来进行。典型的栅注入剂量范围为约5×10¹⁵原子/cm²-约2×10¹⁶原子/cm²，最佳剂量为约8×10¹⁵原子/cm²。注入的能量基本上保持低水平，以防止注入的离子透入衬底10。如果存在保护氧化层，注入能量应基本是高的，以允许离子透入栅导体3。典型的注入能量范围为1-20keV，最佳能量为约12keV。注入的掺杂剂可为典型的III-A族或V族元素。注入能量取决于注入离子的种类，上述注入能量最适合于磷。
可用任意的遮挡掩模在注入之前来为掺有一种掺杂剂的栅导体预选衬底区域。可重复遮挡掩模和注入步骤来为选择的栅导体掺以不同类型的掺杂剂。
参见图3(b)，在衬底10中制作源/漏扩展区7，它部分地扩展至栅区5之下。源/漏扩展区7是用离子注入制作的，联合使用正注入与斜注入，以在扩展区形成所需的梯度。为制作NFET器件，与磷相比，砷是优选的，以避免在使用高扩散率注入元素时发生因源/漏区侵入沟道区而引起的短沟道效应退降。虽然砷注入是优选的，本发明的方法也可使用其他V族元素来制作NFET器件，这也包括磷和锑。制作源/漏扩展区7的注入能量典型地为：砷，约1-5keV，优选地为约3keV；BF₂，约1-7keV，优选地为约4keV；以及硼，约1-2keV，优选地为约1keV。这些注入典型地是在约5×10¹⁴原子/cm²-2×10¹⁵原子/cm²量级的低浓度掺杂剂剂量下进行的，优选地为约1×10¹⁵原子/cm²。
在注入源/漏扩展区7后，接着制作毗邻栅区5的第一隔层14，如图3(c)所示。第一隔层14是用熟知的常规淀积和腐蚀工艺制作的。第一隔层14的第一隔层宽度W2优选地为约3-40nm；较优选地为约5.0-20.0nm；更优选地为约7.0-15.0nm；最优选地为约10nm。第一隔层宽度W2小于第二隔层宽度W3。第一隔层14可由介电材料如氮化物构成。第一隔层14的材料最优选地为SiN。
参见图3(d)，在制作第一隔层14后，接着进行更高能量的离子注入来制作深源/漏区6。此注入典型地是用约1×10¹⁵原子/cm²-5×10¹⁵原子/cm²量级的高浓度掺杂剂剂量进行的，优选剂量为约3×10¹⁵原子/cm²。注入能量取决于注入离子的种类和衬底；亦即，SOI CMOS衬底的砷注入典型地需要约10-20keV。深源/漏区6最好是用V族掺杂剂注入来制作，优选地为砷注入，因为砷较慢扩散入衬底。III-A族元素也可用于制作深源/漏区6的注入。
在制作深源/漏区6后，接着用激活退火来激活源/漏区和栅区，这可用常规的工艺例如，但不限于：快速热退火、炉中退火或闪光灯退火。激活退火是在850℃以上，最佳为约1000℃下进行的。本发明的这一步骤激活了掺杂剂原子，改变了注入掺杂剂的含Si材料的电导率。在激活退火期间制成的结构如图3(e)所示。
在激活退火后，接着制作所发明的第一硅化物区11，如图3(f)所示。硅化物的制作典型地要求在含Si材料或晶片表面上淀积金属层。金属层可用常规工艺来制作，这包括，但不限于：化学汽相沉积(CVD)、等离子体辅助CVD、高密度化学汽相沉积(HDCVD)、镀敷、溅射、蒸发以及化学溶液淀积。制作硅化物所淀积的金属包括：Ta、Ti、W、Pt、Co、Ni、及其组合，最优选地为Co。淀积后接着对此结构进行退火，使用常规工艺例如，但不限于：快速热退火。在热退火期间，淀积的金属与Si起反应而生成金属硅化物。在源/漏扩展区7露出的部分淀积金属来形成厚约2-7nm，优选地为约2nm的金属层。在含Si材料上淀积2nm厚的Co层生成约7nm厚的薄硅化物层11。金属也被淀积在栅导体3上，并生成栅硅化物区4。
第一硅化物区11的第一硅化物厚度T1为约1-20nm，优选地为约2.0-15nm，更优选地为约5.0-12.0nm，最优选地为约7.0-10.0nm。第二硅化物厚度T2大于第一硅化物厚度T1。第一硅化物区11最靠近器件沟道区9的一端与源/漏扩展区7毗邻沟道区9的一端之间的间隔W4为约2-15nm，优选地为约3-10nm，最优选地为约7nm。在源/漏扩展区7中引入的低阻第一硅化物区11比以前更靠近沟道区9，因而减小了器件的外部电阻。
参见图3(g)，在薄硅化物区上毗邻第一隔层14制作第二隔层15。第二隔层15是用技术熟练人员熟知的常规淀积和腐蚀工艺制作的，第二隔层宽度W3为约20-90nm，优选地为约30-70nm，更优选地为约40-60nm，最优选地为50nm。第二隔层宽度W3大于第一隔层宽度W2。第二隔层15可由介电材料制成，如氮化物、氧化物、氮氧化物或其组合。第二隔层15的材料最优选地为SiN。
在制作第二隔层15后，接着制作具有第二硅化物厚度T2的第二硅化物区，如图3(h)所示。第二硅化物区12较厚，从衬底表面起的深度T2大于第一硅化物区11。生成第二硅化物12需要在未被第一和第二隔层14、15保护的暴露硅化物区上再淀积金属。第一硅化物区11与第二隔层15自对准，且在再淀积金属时为第二隔层15所保护。生成第二硅化物12所淀积的金属包括Ta、Ti、W、Pt、Co、Ni、及其组合，最优选地为Co。第二次淀积的金属层厚为约6-10nm。
淀积后，接着用常规工艺如，但不限于，快速热退火在约400-850℃的温度下，对此结构进行退火。生成硅化物的退火工艺取决于所用的金属，亦即，对于Co，生成单硅化物的第一温度为约500℃，而生成双硅化物的第二温度为约750℃。退火后，所得第二硅化物的厚度T2为约10-40nm，优选地为约15-35nm，较优选地为约20-35nm，更优选地为约20-30nm，最优选地为20nm。所得的NFET包含第二硅化物区12和第一硅化物区11；其中第一硅化物区11降低了器件的外部电阻，而第二硅化物区12用作低阻互连。
可选地进行第二退火以使第一和第二硅化物区11、12产生低阻相。例如，当使用Ti的硅化物(TiSi₂)时，在约600-625℃的退火温度下生成TiSi₂的C49相，其电阻率约60-65微欧姆-厘米，而C54相在800℃或更高温的第二退火后生成，该相具有低得多的电阻率，约10-15微欧姆-厘米。
本发明的第二种实施方式为制作低阻PFET的方法，如图4(a)-4(g)所示。PFET的制作总体上可用与NFET类似的方式，除了将掺杂材料从V族元素改为III-A族元素以外。作为选择，本发明第二种实施方式制作低阻PFET器件的方法是利用单次注入来制作源/漏扩展区和深源/漏区。利用单次注入制作源/漏扩展区和深源/漏区，基本上减少了注入元素侵入沟道而产生短沟道效应的可能性。
参见图4(a)-(b)，为了制作含有本发明第一硅化物11的PFET器件，对栅导体3注入进行预掺杂，并只进行一次注入来制作源/漏区。所有其他涉及制作PFET器件栅区5和隔层14、15的工艺步骤，都与上面讨论的制作含本发明第一硅化物11的NFET器件相同或相似。
参见图4(c)-(d)，进行单次低能量(注入能量)离子注入来制作浅源/漏扩展区20。制作源/漏区7的注入能量典型地为：对于砷，约1-5keV，优选地为约3keV；对于BF₂，约1-7keV，优选地为约4keV；对于硼，约1-2keV，优选地为约1keV。在单次低能注入后，接着在约850℃下，优选地在1000℃下进行激活退火，如图4(d)所示。虽然硼是优选的，也可用其他III族元素来制作PFET器件。
参见图4(e)，用上述制作NFET器件的方法制作所发明的第一硅化物区11。第一硅化物区11的厚度T1为约5-15nm，且硅化物区可达到距浅源/漏扩展区20毗邻器件沟道区9的一端约2-15nm的范围内，优选地为约7nm。
参见图4(f)-(g)，在生成第一硅化物区11后，用与上述制作NFET器件相同或相似的工艺步骤，在第一硅化物区11和第二硅化物区12上制作第二隔层15。所得的PFET器件包含第二硅化物区12和第一硅化物区11；其中第一硅化物区11降低了器件的外部电阻，而第二硅化物区12用作低阻互连。
虽然用其优选实施方式对本发明特别作了说明和描述，本技术领域的熟练人员将会了解，可在形式和细节上做出上述的和其他的改变而不背离本发明的构思与范围。因此，本发明不完全限于所描述和说明的形式和细节，只要在所附权利要求的范围内。