用于一个标准的延迟锁定环的锁定装置 本发明涉及为在双数据率(DDR)同步动态随机存取存储器(SDRAM)应用中使用的校准延迟锁定环(DLL)装置的方案。
延迟锁定环(DLL)工作于将周期的输入信号，例如时钟输入，同时钟输出信号比较，并以使这两个信号之间的相位差成为零的方式调整在输入和输出信号之间的延迟线。1989年1月3日发布的美国专利NO.4,795,985(Gailbreath，Jr.)披露了一种数字相位锁定环，这种锁定环包括晶体振荡器，程序可控延迟线，鉴相器和环路控制状态机。晶体振荡器产生一个在预定频率的参考时钟信号，并将它作为一个输入提供给程序可控延迟线。延迟线的Y纳秒的离散步长提供到X纳秒的对应于一个完整参考时钟周期的延迟。延迟线的输出在鉴相器中同数字化数据转移相比较，如果参考时钟超前或落后数据转换，状态机提供控制信号朝使数据转移和由延迟线输出的参考时钟信号之间的相位误差最小方向给延迟线编程。
现在来参考图1，在那里示出两个为将输入时钟信号同步到输出时钟信号的典型现有技术地延迟锁定环(DLL)装置10的可能方案(在虚线矩形内示出)。第一个DLL装置10方案包括第一接收机20，程序可控延迟线22、驱动器24，第一任选反馈路线25(用虚线表示)，用(如虚线方框表示的)延迟元件26提供在此耦合的延迟[R+D])以及相位比较器28。第一接收机20接收输入时钟信号，并产生带有由第一接收机20的内部电路引进的固有延迟[R]的相应时钟输出信号。从第一接收机20的输出信号被提供作为对延迟线22和对相位比较器28的第一输入。延迟线22是可编程的，并赖于来自相位比较器28的控制信号引进选择的一个延迟到来自第一接收机20的时钟信号中。延迟线22提供一个带有延迟[T-D]的时钟输出信号，其中的T为从DLL装置10输出的时钟信号的周期或该周期的倍数，而D为预期由驱动器24的电路引进的延迟。驱动器24接收从延迟线22输出的信号，并在引进其固有内延迟[D]后，提供从DLL装置10的时钟输出信号。当正确的补偿由DLL装置10提供时，该信号有对应于输出时钟周期倍量的延迟[T]。当输出时钟信号有延迟[T]时，它与输入时钟信号同相。第一个任选反馈路线25从延迟线22将输出耦合到延迟元件26的输入端。延迟元件26为产生一个提供给相位比较器28的第二输入端的带有延迟T+R的输出信号提供延迟R+D。相位比较器28比较从第一接收机20和延迟元件26输出信号的相位，并产生一个对应于同延迟线22比较结果的输出控制信号。来自相位比较器28的控制信号使延迟线22有选择地对那里的延迟进行调整如由该控制信号所指示的那样。第一个装置10方案的缺点是不能对于不同的负载条件考虑驱动器24的负载和其有关的延迟。例如，在一个电路板上的双列直插式存储组件(DIMM)的数目可能相当不同，以提供了不同的驱动器24上的负载条件。
理论上，这个缺点能被第二个DLL装置10方案克服。在这第二方案中，第一个方案的第一接收机20、可编程延迟线22、驱动器24和相位比较器28保留，但第二任选反馈路线30(用虚线表示)代替第一个DLL装置10方案的反馈路线25。第二任选反馈路线30通过第二接收机32(用虚线方框表示)将出现在驱动器24输出端的时钟信号反馈到相位比较器28的第二输入端。第二接收机32实际上有与第一接收机20相同的内部延迟[R]。
现在来参考图2，那里示出典型的时钟信号35和DDR数据(DQ)信号36对时间的电压波形。DLL装置10根据上述原理产生负的延迟时钟输出，得到时钟信号35所示的结果。DQ信号36在图2中用既有正的又有负的在每个高和低时钟脉冲期间的DDR脉冲表示，因为不知道在每个高和低时钟脉冲期间DDR数据是高还是低。因而，对于双数据率(DDR)传输，在时钟周期37的高时钟脉冲期间产生一位DDR数据，而在时钟周期37的低时钟脉冲期间产生一位DDR数据。由于DQ数据(在图1上未示出)以随机方式到达DLL10的输出端，不能使用第二个DLL装置10方案(带有第二任选反馈路线30)。而是必须使用按照第一个DLL装置10方案(带有第一任选反馈路线25)的原理的装置。这样方法的缺点是没考虑驱动器24的负载。由于在一个电路板上的双列直插式存储组件(DIMM)的数目可能相当不同，在数据(DQ)线上引起负载变化会是非常重要的，这因为预期的DDR定时在100兆赫只允许±1纳秒的时钟/DQ偏移。有许多产生这种偏移的影响，并且由负载变化引进的偏差使带有DLL方案的DDR的功能度成为问题。
希望提供一种装置，该装置允许在DDR SDRAM应用中以与预定的时钟信号同步的方式输出DDR数据，无需担心输出负载。
本发明旨在提供一个，例如，在双数据率(DDR)同步动态随机存取存储器(SDRAM)应用中使用的校准延迟锁定环(DLL)装置的锁定方案。
从一方面看，本发明旨在提供一种校准延迟锁定环(DLL)，该环包括DLL锁定装置和选通电路。DLL锁定装置包括一个可选择调整的延迟线，它为产生与输入时钟信号同相的输出时钟信号响应接收的输入时钟信号，以及一个用于从校准延迟锁定环提供输出数据信号的驱动器。选通电路耦合在可选择调整延迟线和驱动器之间。选通电路响应来自选择可调整延迟线的接收的输出时钟信号，用于分别地(a)产生一个与所说的接收的输出时钟信号同相的限制数据信号和(b)锁存接收的输入时钟信号以产生与所说的接收的输出时钟信号同相的数据输出信号。选通电路为只将产生的数据输出信号耦合到驱动器的输入端再响应具有第一逻辑值的开关控制信号，以及为只将产生的限制数据信号耦合到驱动器的输入端再响应具有第二逻辑值的开关控制电路。DLL锁定装置为将出现在驱动器输出端的产生的限制数据信号同步到从延迟线产生输出的时钟信号的时钟输入信号上，响应具有第二逻辑值的开关控制信号。DLL锁定装置再响应有第一逻辑值的开关控制信号，以禁止在驱动器输出端产生的数据输出信号根本不同步到时钟输入信号，并保持在当施加具有第二逻辑值的开关控制信号期间产生的最近的输出时钟信号。
从另一方面看，本发明旨在提供校准延迟锁定环(DLL)装置，该装置包括一个延迟线，一个驱动器，一个选通电路和一个相位比较器。延迟线响应时钟输入信号，产生一有选择延迟的输出时钟信号·选通电路耦合在可选择调整的延迟线和驱动器之间。选通电路响应来自选择可调整延迟线的接收的输出时钟信号，用于分别地(a)产生与所说的接收的输出时钟信号同相的限制数据信号，以及(b)锁存接收的输入数据信号，以产生与所说的接收的输出时钟信号同相的数据输出信号。选通电路再响应具有第一逻辑值的开关控制信号，仅为将产生的数据输出信号耦合到其输出端，选通电路还响应具有第二逻辑值的开关控制信号也仅为将产生的限制数据信号耦合到其输出端。驱动器为产生一个校准DLL装置的输出响应从选通电路输出的信号。为将时钟输入信号同出现在驱动器输出端上产生的限制数据信号比较和为产生代表同延迟线比较的控制信号，相位比较器响应有第二逻辑值的开关控制信号，以便这里引起的输出时钟信号选择地置为与输入时钟信号同相。相位比较器也响应有第一逻辑值的开关控制信号，禁止任何时钟输入信号与在驱动器输出端产生的数据输出信号的比较，并在保持最近的在具有第二逻辑值的开关控制信号被加到相位比较器期间由延迟线引进的延迟。
再从另一方面看，本发明旨在提供校准延迟锁定环装置，该装置包括一个接收机、一个延迟线、一个选通电路、一个驱动器和反馈环。接收和接收时钟输入信号，并产生对应于该时钟输入信号的时钟输出信号。延迟线为在那里产生有选择延迟的输出时钟信号响应从接收机的时钟输出的信号。选通电路耦合在选择可调整的延迟线和驱动器之间。选通电路响应来自选择可调整延迟线的接收的输出时钟信号，用于分别(a)产生与所说的接收的输出时钟信号同相的限制数据信号和(b)锁存接收的输入数据信号产生与所说的接收的输出时钟信号同相的数据输出信号。选通电路再响应具有第一逻辑值的开关控制信号，仅为将产生的数据输出信号耦合到其输出端。选通电路还响应具有第二逻辑值的开关控制信号也仅为将产生的限制数据信号耦合到其输出端。驱动器提供作为驱动器输出的从选通电路输出的信号，形成从校准延迟锁定环装置输出的信号。反馈环耦合到驱动器的输出端，并包含一个相位比较器。为将时钟输入信号同驱动器输出信号比较和为有选择地引进一个相应的延迟到从延迟线输出的时钟信号中而产生一个对延迟线的控制信号，相位比较器响应具有第二逻辑值的开关控制信号。相位比较器也响应具有第一逻辑值的开关控制信号，防止时钟输入信号与驱动器输出信号比较，并保持最近的由延迟线引进的延迟。
从下面结合附图和权利要求的详细说明中，更好地了解本发明。
图1是表示现有技术延迟锁定环(DLL)装置的方框图，它有第一和第二替换反馈环装置。
图2表示典型的时钟信号和DDR数据(DQ)信号对时间的电压波形。
图3是按照本发明的校准延迟锁定环(DLL)装置的方框图。详细说明
现在来参考图3，那里示出按照本发明的校准延迟锁定环(DLL)装置40(在虚线矩形内示出)。校准DLL装置40也可被称为校准DLL40。校准DLL装置40包括DLL锁定装置42(在虚线区内示出)和选通电路60(在虚线矩形内示出)。DLL锁定装置42包括第一接收机50、延迟线52、驱动器54和反馈路线55。反馈路线55包括第二接收机56和相位比较器58，它们串联耦合回到延迟线52。选通电路60包括第一触发器62、倒相器63、第二触发器64和开关器件66。
在DLL锁定装置42中，第一接收机50接收在预定频率上的时钟输入信号，并从那里产生时钟输出信号，该时钟信号包含很小的由第一接收机50的内部电路引起的固有延迟。对于双数据率(DDR)同步动态随机存取存储器(SDRAM)应用，输入时钟信号可有，例如，100兆赫的频率。从第一接收机50的时钟输出信号既耦合到延迟线52的第一输入端又耦合到相位比较器58的第一输入端。延迟线52响应从第一接上机50的时钟输出信号和在延迟线52的第二输入端接收的从相位比较器58来的控制信号。其中延迟线52产生输出的带有选择的预定延迟的时钟信号，以致对延迟线52的时钟输入信号和从延迟线52的时钟输出信号处于同相。从延迟线52输出的时钟信号耦合到如在下文要详细叙述的选通电路60。选通电路60也接收数据信号(DQ)和对于选通电路60起开关控制作用的校准(CAL)控制信号。CAL控制信号对于选通电路60起开关控制信号作用，也被用于调整芯片上的预定条件，以及被从一个控制器(未示出)提供。用于控制，例如，一个在同步动态随机存取存储器(SDRAM)上的同步存储器。选通电路60产生一个耦合到驱动器54的输入端的输出信号，驱动器54产生一个输出信号，该信号既被用作从校准DLL装置40的DQ输出(DQOUT)信号，也经反馈环55反馈到第二接收机56。第二接收机56将一个固有延迟传到反馈的DQ输出信号内，通常它提供作为对相位比较器58的第二输入。相位比较器也在其第三输入端接收CAL控制信号，并只当CAL控制信号包含第一逻辑值(例如，逻辑1)时将从第一接收机50输入的时钟信号同从第二接收机56接收的DQ输出信号相比较。当CAL控制信号包含第二逻辑值(例如，逻辑0)时，相位比较器58被空闲，不执行2个输入信号的比较，并且延迟线52保持恰在CAL控制信号从第一逻辑值变到第二逻辑值之前引进的延迟。
在选通电路60中，从延迟线52输出的信号分别地耦合到第一和第二触发器62和64的控制端61和65。第一和第二触发器62和64被时钟输入的两个沿触发。第一触发器62的“Q”输出端被经倒相器63串联耦合到第一触发器62的“D”输出端。第一触发器62的“Q”输出端也耦合到开关器件66的第一输入端67。数据信号(DQ)耦合到第二触发器64的“D”输入端，而其“Q”输出耦合到开关器件66的第二输入端68。开关器件66的输出端69耦合到驱动器54的输入端。CAL控制信号起作用，移动开关器件66的衔铁70连接第一或第二输入端67或68到输出端69。
选通电路60以如下方式工作。从延迟线52来的时钟信号加到第一触发器62的控制端使得第一触发器62在其“Q”输出端产生与交替的“1”和“0”的限制数据信号相对应的单独输出时钟信号。更具体地说，在初始化之前，第一触发器Q输出提供逻辑“0”至倒相器63，倒相器63又提供逻辑“1”至第一触发器62的“D”输入端。在第一个半时钟周期37(图2上所示)期间，当，例如，输入时钟脉冲的前沿成为正时，第一触发器62被置于稳定的第一状态，并且当前在第一触发器62“D”输入端提供的等于逻辑“1”的预定固定电压被在“Q”输出端输出至开关器件66的第一输入端67和倒相器63。倒相器63将这个从第一触发器62来的逻辑“1”输出信号转换成逻辑“0”。在第二个半时钟周期37期间，当，例如，时钟脉冲的后沿变到0或负的固定电压时，第一触发器62被置于稳定的第二状态，并输出当前在第一触发器62的“D”输入端提供的等于逻辑“0”的预定固定电压到开关器件66的第一输入端67和倒相器63。对于每个后继的示于图2上的时钟周期37重复这个时序。因此，第一触发器62产生一个具有与从延迟线52输出的时钟信号相对应的周期性的输出限制数据信号(例如，1-0-1-0-1-0等)。该输出限制数据信号耦合到开关器件66的第一输入端67。
以类似的方式，第二触发器64利用从延迟线52输出的时钟信号，用与从延迟线52输出的时钟信号相对应的周期性选通当前提供的在第二触发器64的“D”输入端接收的DQ信号值到它的“Q”输出端。从第二触发器64的DQ输出信号耦合到开关器件66的第二输入端68。
在正常状态下，CAL控制信号加，例如，逻辑“0”到开关器件66，并使得衔铁70耦合第二输入端68到输出端69以致在开关器件66的第二输入端68的DQ信号耦合到输出端69和驱动器54的输入端(图3上所示)。如果CAL控制信号变到，例如，逻辑“1”，则衔铁移动耦合第一输入端67到输出端69以致从第一触发器62产生的限制数据输出信号加到输出端69和驱动器54的输入端。
在校准DLL装置40中，要求从驱动器54的DQ输出信号与到校准DLL装置40的时钟输入信号同相。这一点通过从延迟线52输出的时钟信号被用于从选通电路60的第一触发器62产生一个限制数据输出信号和从选通电路60的第二触发器64产生一个DQ输出信号来完成。这两个输出信号都与从延迟线52输出的信号同相。驱动器54根据到开关器件66的CAL控制信号的逻辑值从选通电路60不是接收DQ输出信号(从第二触发器64)就是接收产生的限制数据输出信号(从第一触发器62)。从选通电路60的DQ输出信号和限制数据输出信号两者都有与从延迟线52输出的时钟信号相对应的周期性。
当CAL控制信号有第二逻辑值(例如，逻辑“0”)时，它置DLL装置40处于正常状态。在正常状态下，从选通电路60的DQ输出信号(从第二触发器64)被提供作为对驱动器54的输入。同时，这同一CAL控制信号使相位比较器58的作用取消并有效地置DLL装置40处于空闲状态。在该空闲状态，延迟线52的值保持在延迟线52恰在DLL装置40被置于空闲状态之前所具有的同样值，并且从选通电路60的第二触发器64来的DQ信号被提供作为DLL装置40的输出。
当CAL控制信号有第一逻辑值(例如，逻辑“1”)时，校准DLL装置40如同一个延迟锁定环那样工作。更具体地说，从选通电路60产生的限制数据输出信号被提供作为对驱动器54的输入，驱动器54提供限制数据信号给DLL装置40的输出端。同时，CAL控制信号启动相位比较器58。在这些条件下，为将经反馈路线55反馈到相位比较器58的输出限制数据信号同步到校准DLL装置40的输入时钟信号校准DLL装置40是工作的。任何限制数据信号和输入时钟信号之间的相位差使得相位比较器58产生一个控制信号使延迟线52选择地改变其输出时钟信号的相位。由于从延迟线52输出的时钟信号被选通电路60的第一触发器62用于产生限制数据信号，任何从延迟线52输出的时钟信号中的相位变化将使限制数据信号的相应相位变化。任何限制数据信号的相位引起的变化再被相位比较器58记下，其维持延迟线52的输出时钟信号的相位改变直到限制数据输出信号与到DLL装置40的输入时钟信号同相为止。要明白，在较准相位期间数据(DQ)信号不能被用于同到DLL装置40的输入时钟信号比较，因为DQ信号有任意的“0”和“1”的逻辑时序，它将不匹配固定的输入时钟时序的“0”和“1”时序。因此，单独的限制数据信号必须由选通电路60产生，以便有一个信号作为能补偿任何DLL装置40负载的时钟信号(1-0-1-0-1-0)出现。
从上述看出，在校准状态期间，校准DLL装置40保证从延迟线52输出的时钟信号有一个预定的到选通电路60的延迟，以便利用第二触发器64将数据信号(DQ)锁存到DLL装置40的输出端。通过用从延迟线52输出的信号锁存DQ数据信号到DLL装置40的输出端，在DLL装置40的输出端提供的DQ信号的抽样与从延迟线52输出的时钟信号的上升沿同相。换句话说，从DLL装置40输出的数据信号与DQ信号的到达速率无关，但被至DLL装置40的输入时钟信号触发以致DQ输出信号和从延迟线52输出的时钟信号两者同相。
校准DLL装置40有第一个优点，就是实现了对常规DLL待机功耗的节省，因为大多数DLL42内的电路，如延迟线52，一旦校准被完成在待机状态能够被关掉。第二个优点是，在常规DLL中发现的跟踪接收机加上驱动器延迟的问题用本校准DLL装置40被克服。
要体会和理解到，上文叙述的本发明的具体实施例只是本发明的一般原理的说明。本领域的技术的人员可做与所述原理一致的各种各样的变化。