接口电路 本发明涉及LSI之间提供的接口电路。
图1表示常规的开漏型接口电路。
如图1所示，在常规的开漏型接口电路中，当3位数据在芯片A和B之间进行交换时，安排第一晶体管MN0至MN2分别驱动总线B0至B2。根据芯片A和B之间交换的代码，内部地线和外部地线之间的电感分量L中流过的电流改变。这使得内部地线电位跳动，导致接口电平噪声容限下降。
例如，在图1所示的电路中，如果流经总线B0至B2中每一条总线的电流用I表示，那么根据芯片A和B之间交换的代码，流经电感分量L中的电流便从0变到3I。
更具体地说，当输入至第一晶体管MN0至MN2的栅极的全部信号x0至x2处于低电位(“0”)时，所有的晶体管MN0至MN2处于截止状态。结果，流经电感分量L的电流是零。当输入至第一晶体管MN0至MN2的栅极的全部信号x0至x2处于高电位(“1”)时，所有的晶体管MN0至MN2处于导通状态。结果，流经电感分量L的电流是3I。
因此，当在芯片A和B之间交换的代码的所有位都反相时，即从“000”变到“111”，或从“111”变到“000”时，流经电感分量L的电流在短时间从0变到3I或从3I变到0。结果，由于寄生电感分量的作用，在内部地线上产生了感生电压(噪声：地电位跳动)。
作为解决上述问题的一种方法，可以通过两条不同的信号线传输1位信号。
此外，最近提出了一种低加权编码法(1996年IEEE关于VLSI电路的讨论会，第144至145页)。在该方法中，通过增加冗余位，控制LSI接口之间交换的二进制信号中包含的“1”(高电平)的比例，或“0”和“1”之间的变化率，从而降低噪声或功率。采用该方法，通过将包含在输出代码中地“1”的数量限制到1/2或更少，噪声可以减小一半。
在上述常规的接口电路中，存在以下问题：
(1)在通过两条不同的信号线传输1位信号的电路中，LSI之间信号线和引脚的数目增加两倍，这导致包成本的增加。
(2)在低加权编码法中，不能完全消除电感分量中流过的电流变化。为此，需要更多的冗余位和更复杂的编码电路。
本发明考虑了现有技术中存在的上述问题，其目的是提供这样一种接口电路，该电路能够在不增加成本和不采用任何复杂电路的情况下降低噪声。
为了实现本发明的上述目的，根据本发明的第一方面，提供了一种接口电路，包括第一晶体管，用于驱动在多个半导体器件元件之间传输数据的一条总线，
当第一晶体管处于导通状态时，接口电路控制通过总线传输的数据，包括：
第二晶体管，第二晶体管与第一晶体管共用一条地线，其中在导通状态下流过的电流等于第一晶体管中流过的电流，
当第一晶体管处于截止状态时，第二晶体管处于导通状态，当第一晶体管处于导通状态时，第二晶体管处于截止状态。
根据本发明的第二方面，一种接口电路，包括多个第一晶体管，用于驱动在多个半导体器件元件之间传输数据的多条总线，当第一晶体管处于导通状态时，通过将冗余位加到经总线传输的数据上，接口电路控制包含在数据中的高电平和低电平位，并控制经总线传输的数据，包括：
多个第二晶体管，第二晶体管与第一晶体管共用一条地线，其中在导通状态下流过的电流等于第一晶体管中流过的电流，
控制流经处于导通状态下的第一和第二晶体管中流过的电流之和，使之永远保持恒定。
根据本发明的第一方面，第二晶体管的数量等于第一晶体管的数量。
根据本发明的第二方面，第二晶体管的数量等于使所述第一和第二晶体管中流动的电流之和恒定所需的数量。
在具有以上两方面的本发明中，第二晶体管与第一晶体管共用地线，其中在导通状态下流过的电流等于第一晶体管中流过的电流，第二晶体管的数量等于传输数据的位数。向第二晶体管输入用于驱动第一晶体管的信号的反相信号，以便驱动第二晶体管。
利用上述电路结构，流经输出晶体管地线中的电流永远保持一个预定的电流值。即使当半导体元件之间传输的数据改变，也能避免流经寄生电感分量中的电流改变。
在上述接口电路中，当所述第一晶体管处于导通状态时，通过将冗余位加到经所述总线传输的数据上，所述接口电路控制包含在数据中的高电平和低电平位，并控制经所述总线传输的数据，如果第二晶体管与第一晶体管共用地线，在导通状态下流过的电流等于第一晶体管中流过的电流，并且控制流经处于导通状态下的所述第一和第二晶体管中流过的电流之和，使之永远保持恒定，那么流经地线中的电流值可以被限制到位数的1/2。这样避免了功率的增加。
对本领域的一般技术人员来说，本发明的以上和其它目的、特征和优点通过结合附图对其最佳实施例所作的详细描述，将看得更清楚。
图1是常规的开漏型接口电路结构的一个例子的电路图；
图2是根据本发明的一个实施例的接口电路结构的电路图；以及
图3是根据本发明的另一个实施例的接口电路结构的电路图。
下面参照附图详细描述本发明的最佳实施例。
图2是根据本发明的一个实施例的接口电路结构的电路图。
与图1所示的电路不同，该实施例的电路具有输出电流仿行晶体管MR0至MR2的并联电路作为第二晶体管，并与第一晶体管MN0至MN2共用地线，根据在芯片A和B之间交换的代码的反相信号导通或截止。来自该并联电路的输出电流流经电感分量L。输入至第一晶体管MN0至MN2栅极的信号x0至x2的反相信号分别输入至输出电流仿行晶体管MR0至MR2的栅极。等于流经总线B0至B2的电流分别流入输出电流仿行晶体管MR0至MR2。
在具有上述结构的接口电路中，由于输入至第一晶体管MN0至MN2栅极的信号x0至x2的反相信号分别输入至输出电流仿行晶体管MR0至MR2的栅极，所以晶体管MN0和输出电流仿行晶体管MR0中的一个处于导通状态，而另一个处于截止状态。类似地，晶体管MN1和输出电流仿行晶体管MR1中的一个处于导通状态，而另一个处于截止状态。晶体管MN2和输出电流仿行晶体管MR2中的一个处于导通状态，而另一个处于截止状态。
因此在本实施例中，如果流经每条总线B0至B2的电流用I表示，那么在芯片上的地线和芯片外的地线之间的电感分量L中流过的电流总是3I，而不管芯片A和B之间交换的代码如何。这减小了当切换操作中出现电流改变时由于寄生电感分量引起的地电位跳动。
然而在上述接口电路中，由于总有对应于位数的电流流过，所以I/O操作的耗电量增加了。然而如果输出代码是随机的，那么电流消耗增加大约两倍。
图3是根据本发明的另一个实施例的接口电路结构的电路图，其中交换8位数据。
本实施例与图2所示的实施例不同，输出代码增加了一位作为冗余位。在该实施例中，采用了低加权代码，其中包含在代码中的“1”的数目是位宽的1/2或以下。
通过增加冗余位，包含在代码中的“1”的数目是位宽的1/2或以下。因此，根据8位数据导通的晶体管的数量总是四或小于四。
因此，该电路有四个输出电流仿行晶体管MR0至MR3就足够了。如果在电感分量L中流过的电流小于4I，那么从输出电流仿行晶体管MR0至MR3就会电流不足。在这种情况下，在电感分量L中总是流过电流4I。这就是说，电流可以减小到图2电路中的电流的1/2，在图2的电路中电流是8I。