半导体器件的制造方法 【技术领域】
本发明涉及制造半导体器件的方法，比如DRAM(动态随机存取存储器)。
背景技术
DRAM(动态随机存取存储器)通常包含存储单元阵列，在其中多个存储单元部分被以矩阵形式排列。每一存储单元部分由一对存储器单元组成。每一存储器单元由一选择MOS晶体管(金属氧化物半导体)和一用于存储电荷的电容器构成。
在此情况下，该选择MOS晶体管具有源区，漏区和栅电极。按这种结构，源区或漏区与电容器耦合。此外，MOS晶体管的栅电极构成在每个存储单元部分的各自的字线。
而且源区或漏区与一位线耦合。在此应当注意源区或漏区被形成作为在半导体基片上的扩散层。
最近半导体器件已经在尺寸和集成方面大量地减少。因此，半导体器件中的最小间距的设计尺寸布线已经制成小于0.2μm(微米)。
通过利用这样一种精细的处理技术，具有1Gb(千兆字节)容量的DRAM已经被制成。在这样一种动态随机存储器中，已知的COB(电容器在位线之上)结构已经时常被采用，以便在有限的区域获得高存储电容的电容器。在此情况下，在COB结构中，电容器被放置在位线之上。
在此，在日本的未审查的专利(JP-A)平3-174766中已经公开了制作上述提到的COB结构，如在图1中所示。
在图1中，多个字线4是在垂直方向排列，同时多个位线10以平行方向排列。在此情况下，字线4和位线10彼此相交叉。在此情况下，每个字线4由栅电极组成，而每个位线10由源区或漏区组成，如前面所提到的。
在COB结构的这样一种DRAM中，电容器接触点11被放置位于相邻字线4之间，如图1所示。电容器通过电容器接触点11连接到源区和漏区中的一个。另一方面，位线10通过一位线接触点9被连接到源区和漏区中的另一个。
在此，应当注意参考数字3表示放置在半导体基片上形成源区或漏区的杂质扩散区。
然而，当布线之间间距(即字线4之间的间距)已经被减少时，对齐余量变成很小。
因此，不能足够地保证布线(字线)4和电容器接触点11之间的绝缘。为此，采用了各种方法以保证布线行和接触点之间的绝缘。
在图1，为每个源区和漏区安排了连接盘16。因此，字线(栅电极)4和电容器接触点11之间的对齐余量变大。
接着，描述在图2A至2C中制作连接盘16的方法。在此，这方法也被揭示在上述的日本的未审查的专利(JP-A)平3-174766中。
器件绝缘氧化物膜2和选择MOS晶体管是首先形成在半导体基片1上，如在图2A中所示的。此情况下，每个MOS晶体管包含被形成在半导体基片1上的杂质扩散区域3(源区和漏区)、通过源区和漏区之间的栅绝缘膜形成的栅电极(字线)4以及覆盖栅绝缘膜和栅电极4的一绝缘膜5。
在这状态，层间绝缘膜6被淀积在半导体基片1上。其后，在层间绝缘膜6上开出接触孔7，以便到达作为源区和漏区的杂质扩散区3。
在此情况下，接触孔7是通过利用已知的自对齐处理工艺开孔，以致于与栅电极4电绝缘。
其后，连接盘16仅被选择生长在接触孔7中，如图2B所示。在此，应当注意连接盘16是由，例如，多晶硅或单晶硅形成的。
在这时，多晶硅被生长到接触孔7的深度或更多。因此，多晶硅从接触孔7溢出。因此，连接盘16的上部分的直径超过接触孔7的直径。
其后，层间绝缘膜6被淀积在那上面，如在图2C所示的。接着开出达到连接盘16的上部分的接触点孔。
接着，位接触点9、被连接到位接触点9的位线10以及电容器接触点11被连续形成。此外，形成连接到电容器接触点11的电容器，以致于完成DRAM。
在此情况下，电容器包含电容器连接到电容器接触点11的下部电极12、电容器上部电极13以及形成在电容器下部电极12和电容器上部电极13之间的绝缘膜。
在此方法中，连接盘16的上表面变大。因此，为形成位接触点9和电容器接触点11，在开出接触点孔时栅电极4的对齐余量也变成高。
下面，描述图3A至3C所示的在iedm96摘要589-592所揭示的制作连接盘的另一方法。
器件绝缘氧化物膜2和选择MOS晶体管是首先形成在半导体基片1上，如图3A所示。在此情况下，每个MOS晶体管包含被形成在半导体基片1上的杂质扩散区域3(源区和漏区)、通过源区和漏区之间的栅绝缘膜形成的栅电极(字线)4。
此外，绝缘膜5，比如，硅氧化物膜或硅氮化物膜被形成在栅电极4的上部分和侧壁上。通过利用已知的各向异性干蚀刻技术形成覆盖栅电极4的侧壁的绝缘膜5。
在形成绝缘膜5之后，立即以自对齐方法，将用于形成MOS晶体管的源区和漏区的杂质扩散区域3为栅电极4暴露。
其后，例如，仅在硅暴露的部分(即，杂质扩散区域)生长多晶硅以形成连接盘16-2，如图3B所示。在此情况下，在绝缘膜5上没有任何多晶硅生长，如，硅氧化膜或硅氮化膜。
多晶硅是按两步生长的，即，第一步，进行各向异性的外延生长以致相邻连接盘16-2不会彼此接触到。
第二步，当连接盘16-2的高度超过栅电极4的高度时，各向同性的生长被执行以致于扩大连接盘16-2的上表面，如图3B所示。
其后，层间绝缘膜6被淀积在那上面，如在图3C所示。接着，开出达到连接盘16-2上部的接触孔。
接着，位接触点9、被连接到位接触点9的位线10以及电容器接触点11被顺序地形成。此外，形成连接到电容器接触点11的电容器以完成DRAM。
在此情况下，电容器包含被连接到电容器接触点11的电容器下部电极12、电容器上部电极13以及形成在电容器下部电极12和电容器上部电极13之间的绝缘膜。
上述提到的传统的方法有下列问题。
即，在图2所示的方法中，在接触孔7被打通后立即选择生长硅。因此，生长必须被执行到直到硅溢出接触孔7。因此，选择生长期变长。
通常，硅的选择生长是通过利用生长核产生率的差别在暴露的表面进行的。在这种情况下，当生长期更长时，或生长膜厚度更厚时，生长的选择性变小。
因此，相邻连接盘16可以相互接触，这是因为在图2所示的方法中硅生长的选择性被降级。
此外，在上述选择生长中，硅的完全清洁表面必须被暴露在接触孔7的底部。然而，在0.2μm或更小的微细接触孔7的底部是很难获得完全清洁的表面的。
另一方面，在图3所示的方法中，当对齐允许误差(或对齐偏离)发生在杂质扩散区域3的图形和栅电极4的图形之间时，如图4所示，与电容器接触点11连接的连接盘16-2的一侧不能充分地生长。这是因为由于栅电极4的对齐允许误差(或偏离)使杂质扩散区域3没有被充分地暴露，以及硅的生长率变缓慢造成的。
而且，最近栅电极4通常是由双层结构的硅化物形成的，比如，硅化钨或硅化钛和多晶硅，以减少其电阻。
根据这种结构，当在栅电极4上开出接触孔时，硅化物被暴露在其底部。然而，在硅化物上很难选择生长硅。在这种情况下，在栅电极上不可能形成连接盘。
【发明内容】
因此本发明的目的提供一种半导体器件的制造方法，其能够防止在形成连接盘的选择生长期间相邻连接盘之间产生的绝缘缺陷。
根据本发明，在半导体基片上形成MOS晶体管。每个MOS晶体管包含杂质扩散区域和栅电极。在此，杂质扩散区用作源区和漏区。
此外，第一层间绝缘膜被淀积在MOS晶体管上方。接触孔被打开在第一层间绝缘膜以致于达到杂质扩散区域。
接着，在半导体基片的全部表面上淀积导体。接下来，淀积的导体被深蚀刻以便仅形成在接触孔中的接触塞。而且，通过利用选择生长方法仅仅在接触塞上形成盘部分。
最后，在半导体基片上形成电容器，以致于电容器通过电容器接触点被连接到盘部分。
在此情况下，每个接触塞具有第一直径，而每个盘部分具有一第二直径。在此，第二直径超过第一直径。
通过利用各向同性的选择生长方法仅在接触塞上形成盘部分以便扩大盘部分。在此情况下，各向同性的选择生长方法包含化学汽相淀积(CVD)。
在此情况下，通过利用自-对齐方法开通接触孔，以致于与栅电极绝缘。
而且第二层间绝缘膜被淀积在第一层间绝缘膜上。在此，接触塞被形成在第一层间绝缘膜中。
电容器包含电容器下部电极、电容器上部电极和位于电容器下部电极和电容器上部电极之间的绝缘膜。
如前面所提到的，选择生长方法仅在形成盘部分时进行。因此，选择生长的持续时间变得较短。
即，相邻盘部分不会相互接触到，因为生长的选择性被降级或破坏是很难的。因此，由于连接盘之间电短路产生的缺陷被减少。
此外，由多晶硅构成的接触塞是预先形成的，而且盘部分是被选择地生长在接触塞上。因此，对于栅电极来说，杂质扩散区域和盘部分能被同步地形成，不受形成盘部分的基本材料的限制。
【附图说明】
图1是说明传统的半导体器件的制造方法的平面图；
图2A至2C是用于说明图1中传统的半导体器件的制造方法的剖视图；
图3A至3C是用于说明另一传统的半导体器件的制造方法的剖视图；
图4是说明图3所示另一传统的半导体器件的问题平面图；
图5A至5D是用于说明根据本发明第一实施例的半导体器件制造方法的剖视图；
图6A至6D是用于说明根据本发明第二实施例的半导体器件制造方法的剖视图；
图7A至7D是用于说明根据本发明第三实施例的半导体器件制造方法的剖视图。
具体实施方式(第一实施例)
参考图5A至5D，将描述本发明的第一实施例。
器件绝缘氧化物膜2和选择MOS晶体管首先被形成在半导体基片(硅基片)1上，如图5A所示。在此情况下，每个MOS晶体管包含被形成在半导体基片1上的杂质扩散区域3(源区和漏区)，以及通过在半导体基片1上的源区和漏区之间的栅绝缘膜形成的栅电极(字线)4。
在此情况下，栅电极绝缘膜和栅电极4被绝缘膜5所覆盖，比如，可以是硅氧化物膜或硅氮化物膜。
接着，层间绝缘膜6，比如，包含硼和磷的硅氧化物膜(例如，BPSG膜)被淀积在硅基片1的全部表面上。因此，栅电极4的台阶被弄平，如图5A所示。
其后，达到存储单元部分的选择MOS晶体管的杂质扩散区域3的接触点孔7被打通。在此情况下，接触点孔7是通过利用自-对齐处理开通，以致为栅电极4保持电绝缘。
接下来，每个接触点孔7被用包含杂质的多晶硅，比如，磷所埋置。在此，应当注意多晶硅不是通过利用图2所示的选择生长淀积的。在第一实施例中多晶硅是被淀积在基片1的全部表面上。
根据这个方法，与选择生长方法相比，其没有必要将半导体基片1的完全清洁表面暴露在接触孔7的底部。
其后，深蚀刻多晶硅的处理被进行。因此，多晶硅构成的接触塞8-1被形成作为在存储单元部分中连接盘的一部分，如图5B所示。
后来，在存储单元部分中，在连接塞8-1上形成连接盘的盘上部分(盘部分)8-2，如图5C所示。在此情况下，用选择生长方法(例如，化学气相淀积(CVD))形成盘部分8-2。
在此选择生长方法中，多晶硅仅被生长在多晶硅上，而且多晶硅未被生长在层间绝缘膜6上，比如，硅氧化物膜(BPSG膜)。在此，应当注意连接盘是由接触塞8-1和盘上部分(盘部分)8-2组成。
在此情况下，硅是通过利用各向同性生长被生长的。这种各向同性生长是在下列条件下实现的。即，气体，比如，硅烷，乙硅烷，以及二氯硅烷和气体，比如，氯和溴，在1和50毫乇的减压情况下被混合，并且在600和900摄氏度下进行热处理。
因此，盘部分8-2的直径超过了接触塞8-1的直径，如图5C所示。在此情况下，通过适当地选择膜生长的厚度，能够使盘部分8-2之间的间距被限制到微细处理的限制或更小。
其后，层间绝缘膜6′被淀积在存储单元部分，如图5D所示。接着，达到连接盘的盘部分8-2的接触孔如图2C所示的被开通。
其后，位接触点9-1、连接到位接触点9-1的位线10以及电容器接触点11被顺序地形成。此外，形成连接到电容器接触点11的电容器，以完成DRAM。
在此情况下，电容器包含连接到电容器接触点11的电容器下部电极12、电容器上部电极13以及形成在电容器下部电极12和电容器上部电极13之间的绝缘膜。
另一方面，杂质扩散区域3和栅电极4被连接到位线10，而在周边的电路部分没有连接盘，如图5D所示。(第二实施例)
参考图6A至6D，将描述本发明的第二实施例。
在第二实施例，与第一实施例不同，连接盘除了形成在存储单元部分之外也被形成在周边电路部分。
在器件绝缘氧化物膜2被形成在半导体基片1上的存储单元部分和周边电路部分之后，在存储单元部分和周边电路部分形成栅电极4，如图6A所示。
在此情况下，在存储单元部分和周边电路部分中栅电极4被绝缘膜5覆盖。然而，栅电极4可以不被在周边的电路部分的绝缘膜5覆盖。
然后，层间绝缘膜6，比如，包含硼和磷的硅氧化物膜(BPSG膜)被淀积在硅基片1的整个表面上。因此，栅电极4的台阶被弄平，如图6A所示。
其后，达到在存储单元部分的选择MOS晶体管的杂质扩散区3的接触孔7被开通，如图6B所示。此外，在周边电路部分达到杂质扩散区3和栅电极4的接触孔7-2和7-3被开通。在此情况下，仅有在周边的电路部分中的达到杂质扩散区域3的接触点孔7-2能够被开通。
接着，每个接触孔7、7-2和7-3被用包含杂质，比如，包含磷的多晶硅埋置，以在接触孔7、7-2和7-3中形成接触塞8-1。
在此情况下，与第一实施例相类似，通过在半导体基片1的全部表面上淀积多晶硅和通过深蚀刻，形成多晶硅构成的接触塞8-1。
因此，与选择生长方法相比，没必要将完全清洁的半导体基片1的表面暴露在每个接触孔7、7-2以及7-3的底部。
此外，在周边的电路部分，金属，比如钨硅化物和钛硅化物，可以被暴露在栅电极4上。
接着，在存储单元部分和在周边电路部分的接触塞8-1上形成连接盘的盘上部分(盘部分)8-2，如图6C所示。
在此情况下，如第一实施例那样，通过利用选择生长方法(例如，CVD)形成盘部分8-2。在这种选择生长方法中，仅在多晶硅上生长多晶硅，而且多晶硅不被生长在层间膜绝缘6上。连接盘由接触塞8-1和盘上部分(盘部分)8-2组成。
在此情况下，硅是通过利用各向同性生长形成的。因此，盘部分8-2的直径超过接触塞8-1的直径，如图6C所示。
在此情况下，在没有任何硅化物暴露的情况下，接触孔7-3已经被在周边电路部分中栅电极4上的多晶硅埋置。因此，盘部分8-2的选择性未被降低或破坏。
其后，层间绝缘膜6′被淀积在存储单元部分和在周边的电路部分，如图6D所示。接着，达到连接盘的盘部分8-2的接触孔被开通，如图5C那样。
接着，顺序地形成位接触点9-1、9-2和9-3，位线10，以及电容器接触点11。此外，形成与电容器接触点11连接的电容器以完成DRAM。
在此情况下，电容器包含电容器下部电极12、电容器上部电极13和形成在电容器下部电极12和电容器上部电极13之间的绝缘膜。
如以前提到的，在第二实施例中，连接盘除形成在存储单元部分之外也被形成在周边的电路部分。因此，与第一实施例相比，在周边的电路部分中栅电极4和接触点9-3之间的对齐余量变小。进而，完全能将芯片减小。(第三实施例)
参考图7A至7D，描述本发明的第三实施例。
在第三实施例中，连接盘只被形成在电容器接触点11下面，这不同于第一和第二实施例。
器件绝缘氧化物膜2、栅电极4和层间绝缘膜6被形成在半导体基片1上，如图7A所示。
此外多晶硅构成的接触塞8-1-1、8-1-2被形成在存储单元部分，而多晶硅构成的接触塞8-1-3、8-1-4被形成在周边的电路部分，如同第二实施例。
接下来，导体被淀积，并且将绝缘膜淀积在导体上面，如图7B所示。在此情况下，导体形成位线10并且是由钨硅化物或其他适当的材料形成的。此外，绝缘膜形成盖状绝缘膜14，并且是由硅氧化物膜或硅氮化物膜形成的。
接着，用光致抗蚀剂作为掩膜将绝缘膜和导体顺续地蚀刻。因此，位线10和盖状绝缘膜14被形成在基片1上。
接下来，通过利用在覆盖步骤为上佳的CVD(化学汽相淀积)在整个表面上淀积绝缘膜，比如，硅氧化物膜或硅氮化物膜。
其后，为了位线10，通过利用各向异性的蚀刻深蚀刻绝缘膜以形成侧壁绝缘膜15。在此，应当注意，为了好理解，在图7中位线10被举例说明为是与栅电极4平行的。
在侧壁绝缘膜15形成之后，在电容器接触点11下面，仅有多晶硅构成的接触塞8-1-2以自-对齐方式被暴露位于位线10之间。另一方面，多晶硅构成的接触塞8-1-1变成其自己的位线接触点。
接着，通过使用多晶硅仅生长在多晶硅上的方法，使多晶硅构成的盘上部分(盘部分)8-2-1被形成在多晶硅构成的接触塞8-1-2上，如图7C所示。
在此情况下，盘部分8-2-1是通过利用各向同性的生长方法形成的。因此，盘部分8-2-1的直径超过接触塞8-1-2的直径，如在图7C所示的。
其后，层间绝缘膜6”被淀积，并且电容器接触点11、电容器下部电极12、绝缘膜，以及电容器上部电极13被形成以致完成DRAM。
在此情况下，在第三实施例中，在多晶硅构成的接触塞8-1-1被形成时，位接触点被形成。因此，一次开通接触点的数与第一和第二实施例相比被减少。
虽然在第一至第三实施例中已经描述了具有电容器形成在位线之上的COB结构的DRAM，但是本发明不限于上述提到类型的DRAM，并且可以适用于其他类型的DRAM。