本发明目的是在开关处于断开状态时提高模拟开关的最大允许
工作电压。
根据本发明，提供一种形成于半导体衬底上的模拟开关，所述开
关包括：输入和输出端口；第一增强型MOS晶体管，形成在衬底材料
中的电阻隔离阱中，其栅极被连接以接收控制信号，其导电沟道的一
端及其阱连接输入端口；第二增强型MOS晶体管，形成在衬底中的隔
离阱中，其导电沟道的一端及其阱连接输入端口，其栅极连接第一晶
体管导电沟道的另一端；第三增强型MOS晶体管，形成在衬底中的隔
离阱中，其栅极被连接以接收所述控制信号的补码，其导电沟道连接
在输出端口和第二晶体管导电沟道的另一端之间，其阱连接开关的电
源线之一；以及控制装置，连接到第二晶体管的栅极，用于保持第二
晶体管与第一晶体管处于相反状态。
在一个实施例中，每个MOS晶体管导电沟道的半导体材料类型与
衬底相同，并形成在与衬底材料类型相反的半导体材料的阱中。
衬底材料可以是n-型半导体材料，阱材料是p-型半导体材料，
晶体管是NMOS晶体管。第三晶体管的阱连接开关的最负电源线。这
种布置提高了开关处于断开位置时的最大负工作电压。
或者，衬底材料是p-型半导体材料，阱材料是n-型半导体材料，
晶体管是PMOS晶体管。第三晶体管的阱则连接器件的最正电源线。
当开关处于断开状态时，这种布置提高了最大正工作电压。
在另一实施例中，每个晶体管形成于电隔离的氧化物材料沟槽
中。每个MOS晶体管可以是NMOS器件，第三MOS晶体管的阱连接开
关的最负电源线，或者每个MOS晶体管是PMOS器件，第三MOS晶体
管的阱连接开关的最正电源线。
控制装置优选包括有助于使第二MOS晶体管导通的器件。这种控
制装置包括增强型MOS晶体管，所述晶体管的栅极被连接以接收控制
信号，其导电沟道连接在电源线和第二晶体管栅极之间。
当电路晶体管是NMOS时，增强型晶体管是PMOS晶体管，所述晶
体管的导电沟道连接到设备的正电源线。
或者，控制装置包括开关晶体管。
图1所示常规的模拟MOS晶体管开关100包括NMOS晶体管101
和PMOS晶体管102。开关具有输入端口104和输出端口105。当开关
处于接通状态时，被开关的信号连接到输入端口104，并发送到输出
端口105。NMOS晶体管101的栅极G连接控制信号输入107，PMOS晶
体管102的栅极G连接控制信号输入108。
NMOS晶体管本体连接设备的最负(most negative)电源线，同
时PMOS晶体管本体连接最正(most positive)电源线。在图1所示例
子中，这些电源线分别为0v和5v。
当控制输入107为低(即0v)且控制输入108为高(即5v)时，
开关为断开状态，所以在输入和输出端口104和105之间不输送电
流。
但是，如果输入端口104处的信号降到NMOS晶体管衬底所连接
的电压(0v)以下时，则NMOS晶体管101的本体和源极之间形成的
PN结二极管变成正向偏置。这样，电流能从负电源流入输入节点。这
种电流的流动损害了期望的开关高关断电阻。
图2示出了本发明的第一实施例200，它包括第一、第二和第三
NMOS晶体管201、202和203。第一NMOS晶体管201的栅极G连接控
制输入207。第一MOS晶体管的源极S和阱W都连接到器件的输入端
口204。因此晶体管201以增强模式工作。
第二和第三MOS晶体管202和203以其在器件输入端口204和输
出端口205之间串联的导电沟道相连接。即，晶体管202的源极S连
接输入端口，晶体管202的漏极D连接晶体管203的源极S，晶体管
203的漏极D连接输出端口205。第二MOS晶体管202的栅极G连接
第一MOS晶体管201的漏极D和控制器件210。
第三晶体管203的栅极G连接第二控制输入208，第二控制输入
208接收加到第一控制输入207上的信号的补码，该器件的阱W连接
开关的最负电源线。
控制器件210连接第二晶体管202的栅极G并促使晶体管202切
换到接通状态，与第一MOS晶体管201相反。
为了使开关处于断开状态，将高(5V)控制信号加到控制输入
207，低(0V)控制信号加到控制信号208。高控制信号使晶体管201
导通，导致晶体管202的栅极G下拉至输入端口204的电压电平。这
样，晶体管202的栅源电压Vgs被保持在0v，确保晶体管202保持
在截止状态。
第三晶体管203的栅极G在该截止状态下保持在0v，确保第三晶
体管203也保持在截止状态。
控制器件210起到当开关为接通时确保第二MOS晶体管成功地变
成导通的作用。器件可以设有PMOS晶体管、开关电阻、由MOS或双
极型器件构成的非开关电阻或电流源。
为了接通开关，在控制输入207上加低(0v)信号，在控制输入
208上加高(5v)信号。这些信号使第一晶体管201截止，从而允许
器件210将第二晶体管置为导通。第三晶体管也被置为导通，因此开
关处于接通状态。
与图1所示的前述电路不同，即使控制输入204上的电压低于负
电源电压高达晶体管201的阈值电压，晶体管201和202的源极和本
体之间的PN结在截止状态下保持非偏置。结果，泄漏电流不能在开
关的输入和输出端口204和205之间流动。
这样，加到输入端口204上的截止状态负电压范围在前述电路设
计上得到很大改善。可能的最大负电压则主要基于各个晶体管的阱W
和漏极D之间反向偏置的PN结的反向击穿电压，并受到晶体管201
阈值的限制。
可以理解，尽管图2仅示出了NMOS器件，但体现本发明电路的
晶体管可以是PMOS器件。
图3示出了图2电路的修改例，其中器件210由PMOS晶体管211
构成。反相器212连接在控制输入207和第三晶体管203的栅极之间，
以便为晶体管提供加到输入207上的控制信号的补码。
此外，第二PMOS晶体管213与第二和第三NMOS晶体管202和
203并联连接，并被连接以接收控制信号214。如图1所示的常规电
路，PMOS晶体管213用于减小开关的导通电阻，并通过低输入控制信
号接通开关。
图3电路具有图2电路的全部优点，尤其是与现有技术设备相
比，当开关处于断开位置时输入端口204允许的最大负电压得到了改
善。
PMOS晶体管211接收来自控制输入207的控制信号，使得当第一
NMOS晶体管201导通时，PMOS晶体管211截止，反之亦然。该PMOS
晶体管211确保第二NMOS晶体管202在开关被接通时进入导通状态。
如果没有设置PMOS晶体管211或其他器件，则当晶体管201截止时，
第二NMOS晶体管的栅极电压将浮置，导致整个开关状态不确定。
图4示出了图3设计的改进图，其中在第一NMOS晶体管201与
输入端口204的源极S和阱W连接之间包括附加二极管215。
二极管215用于在通过二极管正向压降值接通开关时增加加到端
口204上的负电压幅值。具体地说，当开关接通时，阻塞不需要的电
流直至加到端口204的负电压等于晶体管201阈值电压和二极管215
正向压降的电压和，否则该不需要的电流从输入端口204流过器件
201的沟道。
在这种设计中，第二MOS晶体管202的栅源阈值电压Vt必须大
于二极管的正向压降，使得当晶体管201导通时，它能保持晶体管202
处于截止状态。
可以理解，对本发明实施例的描述具体参考了特定类型的MOS晶
体管，但用相反类型的MOS晶体管来代替所述晶体管也是容易的。
例如，第三MOS晶体管可以是PMOS晶体管，在这种情况下，该
晶体管的阱连接器件的最正电源线。
用多个并联或串联器件代替所述电路中的每个晶体管也是容易
理解的。
或者，第二和/或第三晶体管可以由多个器件代替，这些器件的
沟道彼此串联连接且栅极是公用的。连接这些串联器件的阱彼此是公
用的。
第一MOS晶体管可以由多个器件代替，这些器件的沟道串联连接
且栅极是公用的。阱可以是公用的并连接到输入端口，也可以与每个
连接到最接近输入端口的沟道末端的阱分隔开。
图2、3和4所述的本发明实施例可以有效利用沟槽隔离特性。
在沟槽隔离中，MOS器件可以放在隔开的电阻隔离的沟槽中。图5
示出了一个这种MOS器件的示意图。
在衬底50上形成器件，其阱52通过氧化层51与衬底材料隔离。
衬底材料为p-型或n-型，阱材料也可以是其中一种材料类型(n-型
用于PMOS晶体管，p-型用于NMOS晶体管)。在器件的漏极和源极连
接54和55之间形成导电沟道53。用栅极端子56以常规方式控制导
通。
或者，通过形成与衬底半导体材料类型相反的半导体材料的阱使
MOS晶体管与衬底材料“结隔离”。