背景技术
在绝缘膜上形成有单晶硅膜的衬底，即所谓SOI(Silicon On Insulator：
绝缘体基硅)衬底，作为可以实现高性能的半导体器件，早就成为研究的对象。近
年来，随着晶片技术的发展，现在已经盛行讨论该SOI衬底的应用方法。
图21和图22表示现有技术具备NMOS晶体管的半导体器件的平面图。图23
表示沿示于图21和图22的XXIII-XXIII线的半导体器件剖面图。另外，图21
和图22中，省略了布线、接触和层间绝缘膜。
如图21-23所示，已形成了SOI衬底14。该SOI衬底14是由支承衬底11
上形成的埋入氧化膜12和该埋入氧化膜12上形成的半导体层13构成。在半导
体层13内的器件区域16内形成P-型衬底电位控制层17。该衬底电位控制层17
上，介以栅绝缘膜18选择性形成栅电极20。邻接该栅电极20，在器件区域16
的表面，形成N+型的源·漏区域29、29′。在跟N+型的源·漏区域29、29′相对
的器件区域16内，形成P+型体接触区域31。
在这里，图21中示出的栅电极20是从体区到体延长区直线状进行配置。另
一方面，图22中示出的栅电极20具有直线状配置于体区上的第1部分20a和接
连该第1部分20a并在与第1部分20a大致垂直方向配置的第2部分20b。这里，
第2部分20b具有宽度D2。
另外，在上述现有技术的半导体器件中，所谓体区，指的是形成源·漏区域
29、29′之间的沟道区。所谓体延长区，指的是在与栅长方向垂直的方向接连体
区，并在源·漏区域29、29′之间以外的区域。所谓体接触区，指的是在与栅长
垂直的方向接连体延长区，用于跟上部电极形成良好接触的高浓度区。
在以上说明的晶体管，通过给体接触区31加上电压，可以控制体区的电位，
因而使用SOI衬底时，可以控制成为问题的衬底浮置效应，并且，如果对栅电极
20和体区加上相同电位，阈值随栅电极20的电压上升而下降，漏电流增加。因
此能够形成比在体衬底上形成的晶体管性能还要高的电路。
在这里，对因衬底浮置效应发生的坏影响来说，有旁路栅极漏电、时滞效应、
源·漏间耐压降低等。在这里，所谓旁路栅极漏电，就是尽管只由NMOS晶体管构
成的旁路栅极电路断开(栅极成为接地电位)，可是输入(源极)从电源电压变成接
地电位时，源·漏间就该流过电流。所谓时滞效应，就是倒相电路的开关速度与
输入脉冲的频率有关。这些坏影响，将变成或使电路误动作，或为了避免误动作
而牺牲电路速度的原因。
可是，图21所示的晶体管中，高浓度的N型源·漏区29、29′和高浓度P
型体接触区31接近并形成PN结，为了不降低该PN结耐压，需要确保一定的距
离d(例如d＝0.3μm)。另一方面，对形成源·漏区29、29′和体接触区31来说，
形成使这些各区域局部开口的光刻胶图形，并离子注入N型杂质或P型杂质。该
制造方法中，考虑2个光刻胶图形的组合偏差，进而需要格外确保距离s(例如
s＝0.3μm)。所以，需要长久确保源·漏区29、29′和体接触区31之间的距离
D1(＝d+s)。
然而，如果加长距离D1，晶体管的占有面积将增大，因而芯片面积增大，制
造成本就增加。而且，如果距离D1加长，杂散电阻将提高，因此体区电位的控制
就困难起来，发生由上述衬底浮置效应引起的问题。
并且，图21中示出的晶体管，其源·漏区29、29′，P-衬底电位控制层17
和体接触区31连续起来。因此，半导体层13的表面自对准地形成硅化物(形成自
对准硅化物)的话，上述全部区域就短路，因而不能形成自对准硅化物。可是，栅
长在0.1μm以下的晶体管，如果不形成自对准硅化物，由于源·漏的杂散电阻就
会使晶体管的驱动能力显著恶化，电路的开关速度下降。
另一方面，图22中示出的晶体管中，为了形成源·漏区29、29′和体接触
区31，把栅电极20的第2部分20b作为离子注入时的掩模，离子注入N型杂质
或P型杂质。用该制造方法，可以跟栅电极20的图形自对准地形成源·漏区29、
29′和体接触区31，使高浓度N型源·漏区29、29′和高浓度的P型体接触区
31不相邻近。因此，可使距离D2比图21中所示的晶体管缩短0.3μm左右，能
极力抑制面积或杂散电阻的增大。并且，图22所示的晶体管也可以形成自对准硅
化物，因而栅长为0.1μm以下时，作为具有体接触的晶体管形式，现在正标准地
使用着。
而且，在栅电极20的第2部分20b和衬底电位控制层17对向的区域100，
发生杂散的栅电容。因此，存在电路开关速度低下的问题。
附图说明
图1表示有关本发明第1实施例半导体器件的平面图。
图2A、3A、4A、5A、6A、7A是沿图1的A-A线的半导体器件的各个剖面图，
表示有关该剖面部分中本发明的第1实施例半导体器件的各个制造工序。
图2B、3B、4B、5B、6B、7B是沿图1的B-B线的半导体器件的各个剖面图，
表示有关该剖面部分中本发明的第1实施例半导体器件的各个制造工序。
图2C、3C、4C、5C、6C、7C是沿图1的C-C线的半导体器件的各个剖面图，
表示有关该剖面部分中本发明的第1实施例半导体器件的各个制造工序。
图8表示使用于本发明第1实施例半导体器件的制造工序的光刻胶掩模图形
的平面图。
图9表示本发明第2实施例半导体器件的平面图。
图10表示本发明第3实施例半导体器件的平面图。
图11表示使用于本发明第3实施例半导体器件制造工序的光刻胶掩模图形平
面图。
图12表示本发明第4实施例半导体器件的平面图。
图13A是沿图12的XIIIA-XIIIA线的半导体器件剖面图。
图13B是沿图12的XIIIB-XIIIB线的半导体器件剖面图。
图13C是沿图12的XIIIC-XIIIC线的半导体器件剖面图。
图14表示本发明第4实施例的另一个半导体器件平面图。
图15表示本发明第5实施例半导体器件的平面图。
图16A是沿图15的XVIA-XVIA线的半导体器件剖面图。
图16B是沿图15的XVIB-XVIB线的半导体器件剖面图。
图16C是沿图15的XVIC-XVIC线的半导体器件剖面图。
图17表示本发明第6实施例半导体器件的平面图。
图18A是沿图17的XVIIIA-XVIIIA线的半导体器件剖面图。
图18B是沿图17的XVIIIB-XVIIIB线的半导体器件剖面图。
图18C是沿图17的XVIIIC-XVIIIC线的半导体器件剖面图。
图19表示用于本发明第6实施例半导体器件制造工序的光刻胶掩模图形平面
图。
图20A、20B、20C是有关本发明各实施例使用体衬底时的半导体器件各剖面
图。
图21表示现有技术的半导体器件的平面图。
图22表示现有技术的半导体器件的平面图。
图23是沿图21和图22中所示的XXIII-XXIII线的半导体器件剖面图。
具体实施方式
以下参照附图说明本发明的实施例。该说明之际，全部附图范围内，对共同
的部分给予共同的参照符号。
另外，在以下的说明中，所谓体区，指的是形成源·漏区间沟道的区域。所
谓体延长区，指的是邻接体区的除源·漏区间以外的区域。所谓体接触区，指的
是邻接体延长区的用于形成与上部电极良好接触的高浓度区域。
[第1实施例]
图1表示本发明第1实施例半导体器件的平面图。另外，图1中，省略栅电
极侧面形成的隔层和硅化物膜。
如图1所示，半导体层13的器件区域16内形成P-型的衬底电位控制层17，
该衬底电位控制层17上，介以栅绝缘膜(图未示出)选择地形成栅电极20。该栅
电极20是从器件隔离区延伸至器件区域16的直线状的图形。栅电极20的端部
在器件区域16内形成终端。并且，栅电极20的端部和衬底电位控制层17上，
在栅长方向横跨器件区域16，形成绝缘膜掩模27。并且，在邻接栅电极20的器
件区域16内，形成N+型的源·漏区29、29′。在该源·漏区29、29′和在其间
形成有沟道的体区对向的器件区域16内，邻接绝缘膜掩模27形成P+型的体接触
区31。在这里，N+型的源·漏区29、29′与P+型的体接触区31的距离，由绝缘
膜掩模27的宽度D自对准地确定。
另外，在源·漏区29、29′侧的绝缘膜掩模27的下面，邻接栅电极20的衬
底电位控制层17表面上，形成后述的N-型的扩展区(图未示出)。
图2A、2B、2C-7A、7B、7C表示本发明第1实施例半导体器件制造工序的各
剖面图。在这里，各个图A表示沿图1中所示的A-A线的半导体器件剖面图，各
个图B表示沿图1中所示的B-B线的半导体器件剖面图，各个图C表示沿图1中
所示的C-C线的半导体器件剖面图。并且，图8表示用于第1实施例的半导体器
件制造工序的光刻胶图形的平面图。该图8中，形成于开口N型杂质注入区的光
刻胶图形和绝缘膜掩模的光刻胶图形的重叠区域的N-型扩展区已省去。以下，说
明有关本发明第1实施例半导体器件的制造方法。
首先，如图2A-2C所示，形成SOI衬底14。该SOI衬底14由支承衬底11
上形成的埋入氧化膜12和该埋入氧化膜12上形成的半导体层13构成。接着，
通过在半导体层13内选择地形成器件隔离绝缘膜15，形成图形化的岛状器件区
域16。
其次，如图3A-3C所示，为了调整晶体管的阈值，向器件区域16内导入约
1017直至1018cm-3浓度的P型杂质，形成P-型衬底电位控制层17。接着，器件区域
16上形成栅绝缘膜18，并在该栅绝缘膜18上淀积多晶硅膜。该多晶硅膜上形成
光刻胶(图未示出)，并将该光刻胶制成图8中所示栅电极的光刻胶图形19。把该
制成图形的光刻胶层作为掩模，选择性除去多晶硅膜，形成栅电极20。
其次，以将图8中所示的N型杂质注入区开口的光刻胶图形21为掩模，向器
件区域16的表面导入低浓度的N型杂质。其结果，如图4A-4C所示，形成N-
型扩展区22。
接着，如图5A-5C所示，在整个衬底上淀积例如膜厚约20nm的氧化膜23，
并在该氧化膜23上淀积例如膜厚约70nm的氮化膜24。
接着，以图8中所示的绝缘膜掩模的光刻胶图形25为掩模，用各向异性蚀刻
法选择性除去氮化膜24。这时，要调整蚀刻时间，以便除去后述的源·漏区29、
29′上的氮化膜24，而在栅电极20侧壁上残存氮化膜24。其结果，如图6A所
示，栅电极20的侧壁上形成由氮化膜24构成的隔层26。与形成该隔层26同时，
如图6B、6C所示，在体延长区形成绝缘膜掩模27。
接着，以将图8所示的N型杂质注入区开口的光刻胶图形28为掩模，向器件
区域16内离子注入高浓度的N型杂质。其结果，如图6A所示，邻接栅电极20，
形成N+型的源·漏区29、29′。
接着，以将图8所示的P型杂质注入区开口的光刻胶图形30为掩模，向器件
区域16内离子注入高浓度的P型杂质。其结果，如图6C所示，形成P+型的体接
触区31。
这里，在源·漏区29、29′和体接触区31的形成中，N型杂质和P型杂质用
不穿透氧化膜23和氮化膜24的加速能量进行离子注入。所以，如图6B所示，N
型杂质和P型杂质并没有注入到形成绝缘膜掩模27的区域下面的衬底电位控制层
17内。
接着，如图7A-7C所示，用湿式蚀刻法，除去氧化膜23、氮化膜24和器件
隔离绝缘膜15，使体接触区31、源·漏区29、29′和栅电极20的表面露出来。
在体接触区31、源·漏区29、29′和栅电极20的露出表面上形成硅化物膜61。
而后，通过应用形成通常MOS晶体管的制造工序，完成MOS晶体管。
另外。不一定需要形成硅化物膜61，但形成硅化物膜61，具有达到使体接触
区31、源·漏区29、29′和栅电极20的电阻降低的效果。
按照述第1实施例，栅电极20的图形是从体区延伸至体延长区的直线状图
形。因此，与现有技术的图22中所示T字型的栅电极20比较，大幅度缩小了杂
散栅区100的面积。所以，能降低杂散的栅电容，因而可以防止电路开关速度的
下降。其结果，能够实现高可靠性、高性能的电路。
并且，在源·漏区29、29′和体接触区31的形成中，利用绝缘膜掩模27作
为离子注入时的掩模。因此，可以跟绝缘膜掩模27自对准地形成，以便高浓度的
N型源·漏区29、29′和高浓度P型体接触区31不接近。即，N型源·漏区29、
29′与P型体接触区31的距离由绝缘膜掩模27的宽度D自对准地决定，因此可
使宽度D缩小到约0.3μm。所以，跟现有技术的图21中所示构造比较，可以缩
小晶体管的占有面积，因而能避免芯片面积增大和制造成本增加的问题。除此以
外，可抑制杂散电阻的增大，可以控制体区电位，因此也能避免由晶体管耐压恶
化电路误动作的这种衬底浮置效应造成的问题。
而且，绝缘膜掩模27利用与形成源·漏区29、29′时所用的隔层26相同的
材料(氧化膜23和氮化膜24)。因此，不会增加制造成本，而且可能形成第1实
施例的半导体器件。
另外，绝缘膜掩模27既可以是氧化膜23和氮化膜24层叠构造的掩模，也
可以是单层构造的掩模，都能获得上述第1实施例的效果。
[第2实施例]
第2实施例是采用使第1实施例的器件区域图形变形的办法，缩小PN结面积
的例子。另外，第2实施例中，对与第1实施例同样的构造都省略说明，仅说明
不同的构造。
图9表示本发明第2实施例半导体器件的平面图。如图9所示，本发明的半
导体器件中，关于MOS晶体管的栅长方向，体延长区中的器件区域16′的宽度比
体区中的器件区域16′要狭窄。所以，在形成有绝缘膜掩模27的器件区域16′
(衬底电位控制层17)的端部与栅电极20在栅长方向的距离X比在源·漏区29、
29′端部与栅电极20在栅长方向的距离，即源区29或漏区29′的主长度Y要短。
另外，第2实施例的半导体器件的制造方法，除在体延长区的宽度比体区的
宽度要减窄的图形上形成器件区域16′以外，都与第1实施例同样的方法，因此
说明省略。
按照上述第2实施例，可以获得与第1实施例同样的效果。
而且，跟第1实施例比较，源区29或漏区29′的N+型扩散区和衬底电位控
制层17的P-扩散区的接触面40将缩小。即，杂散PN结长度将缩短，因而杂散
电容将减少，电路能够高速工作。并且，泄漏电流也将减少，可使电路降低电力
消耗。
[第3实施例]
第3实施例是以体接触区为轴线形成栅电极和源·漏区，分别连接一对栅电
极和一对漏区(或源区)作为一个晶体管进行工作的例子。另外，第3实施例中，
对与上述第1实施例同样的构造都省略说明，仅说明不同的构造。
图10表示本发明第3实施例半导体器件的平面图。如图10所示，第3实施
例的半导体器件中，绝缘膜掩模27b、栅电极20b和源·漏区29b、29b′，分别
对应绝缘膜掩模27a、栅电极20a和源·漏区29a、29a′，以P+型体接触区31
为轴线对称来形成。而且，线对称形成的栅电极20a和栅电极20b、源区29a和
源区29b或漏区29b和漏区29b′分别用布线(图未示出)进行连接，构成一个晶
体管。
并且，当制造第3实施例半导体器件的时候，以将图11所示的第1、第2N
型杂质注入区开口的光刻胶图形28′为掩模，向器件区域16内离子注入高浓度
的N型杂质，在体区形成源·漏区29a、29a′、29b、29b′。并且，以将图11
所示的P型杂质注入区开口的光刻胶图形30为掩模，向器件区域16内离子注入
高浓度的P型杂质，形成P+型体接触区31。另外，第3实施例的制造方法由于与
第1实施例大致相同，因此说明省略。
按照上述第3实施例，可以获得与第1实施例同样的效果。
进而，上述第1、第2实施例中，根据器件区域16的图形与绝缘膜掩模27
的图形之间的对准偏差，栅宽W(参照图1、图9)恐怕有偏差。对此，第3实施例
中，设定各栅电极20a、20b的栅宽W1、W2为图1中所示栅宽W的1/2，使2个
栅电极20a、20b成为线对称。因此，即使一方面在绝缘膜掩模27a上产生对准
偏差而另一方面栅宽W1缩短时，同样也在另一方的绝缘膜掩模27b上产生对准偏
差，另一方的栅宽W2将变长，因此结果是，能够抑制对准2个栅宽的宽度W(W1+W2)
的偏差。所以，可以抑制晶体管驱动力的偏差。
另外，第3实施例中，虽然采用第1实施例的器件区域16图形，但是也可以
采用第2实施例的器件区域16′的图形。只是，不仅获得上述第3实施例的效果，
而且也能获得第2实施例的效果。
[第4实施例]
第4实施例是设定体接触区和漏区为等电位时有效的构造，并且绝缘膜掩模
是存在于器件区域端部的例子。另外，在第4实施例中，跟上述第1实施例同样
的构造都省略说明，而只说明不同的构造。
图12表示本发明第4实施例半导体器件的平面图。图13A表示沿图12的
XIIIA-XIIIA线的半导体器件剖面图，图13B表示沿图12的XIIIB-XIIIB线的
半导体器件剖面图，图13C表示沿图12的XIIIC-XIIIC线的半导体器件剖面图。
如图12、13A-13C所示，第4实施例的半导体器件中，栅电极20是横断器
件区域16形成，并在器件区域16上成为直线状图形。而且，器件区域16的端
部，在栅电极20的一部分和衬底电位控制层17上，沿栅长方向横跨栅电极20
形成绝缘膜掩模27。并且，在邻接栅电极20的器件区域16表面，形成源·漏区
29、29′。在源区29侧的绝缘膜掩模27一部分边缘上，形成接连源区29的P+
型体接触区31，该体接触区31跟栅电极20隔开规定间隔。并且，绝缘膜掩模
27下边，有衬底电位控制层17和形成于该衬底电位控制层17背面的扩展区22。
并且，体接触区31、源·漏区29、29′和栅电极20上形成硅化物膜61，用该硅
化物膜61连接体接触区31和源区29。
另外，在半导体层13内连接体接触区31和源区29，因此体接触区31和源
区29上不一定需要形成硅化物膜61。但是，设置硅化物膜61，可使体接触区31
和源区29保持在更稳定的等电位上。
并且，形成硅化物膜61时，在体接触区31和源区29的边界部分形成硅化
物膜61也行，不一定必需在漏区29′或栅电极20上形成。但是，在漏区29′
或栅电极20上形成硅化物膜61时，也能使晶体管低电阻化。
并且，体接触区31和源区29不限定于采用硅化物膜61进行连接。例如，
如图14所示，也可以在体接触区31和源区29的边界部分形成接触62，利用该
接触62连接体接触区31和源区29。
不需要从源区29侧直至漏区29′侧，横跨栅电极20形成绝缘膜掩模27。
例如，要是考虑制成图形时的对准偏差的话，从源区29上覆盖栅一部分电极20
的样子形成绝缘膜掩模27是理想的。另外，也可以在栅长方向，横断器件区域
16的方式形成绝缘膜掩模27。
并且，绝缘膜掩模27，象第1实施例一样，也可以用氧化膜和氮化膜的叠层
膜形成，也可以是单层膜或叠层膜。
按照上述第4实施例，跟上述第1实施例同样，能大幅度缩小杂散栅极区100
的面积。所以可减少杂散栅电容，因此能够防止电路开关速度的降低，其结果，
能够实现高可靠性、高性能的电路。
进而，如果把第4实施例的构造应用到决定要变成源扩散区的晶体管(例如
CMOS倒相器)，由于使体接触区31和源区29连接，所以可将体接触区31和源区
29保持等电位。因此，可以防止发生旁路栅极漏电流、发生时滞效应以及发生起
因于耐压恶化的这种衬底浮置效应产生的问题。所以，能够抑制电路误动作或为
了避免误动作而牺牲电路的速度。
在这里，所谓旁路栅极漏电流，就是尽管仅由NMOS晶体管构成的旁路栅极电
路截止(栅极保持接地电位)，但是输入(源极)从电源电压变成接地电位时，把在
源与漏之间电流流动称作漏电流。并且，所谓时滞效应，就是倒相器的开关速度
依存于输入脉冲的频率。
[第5实施例]
第5实施例是第4实施例的变形例。也就是，变更第4实施例中的绝缘膜掩
模的位置，在设定体接触区31和源区为等电位时是有效的构造。并且，在第5
实施例中，对与第1和第4实施例同样的构造省略说明，而只对不同的构造进行
说明。
图15表示本发明第5实施例半导体器件的平面图。图16A表示沿图15的
XVIA-XVIA线的半导体器件剖面图，图16B表示沿图15的XVIB-XVIB线的半导
体器件剖面图，图16C表示沿图15的XVIC-XVIC线的半导体器件剖面图。
如图15、16A-16C所示，第5实施例的半导体器件中，在器件区域16的中
央部分配置绝缘膜掩模27，并以该绝缘膜掩模27覆盖一部分栅电极20。并且，
在源区29侧的一部分绝缘膜掩模27边缘，形成接连源区29的P+型的体接触区
31。并且，体接触区31、源·漏区29、29′和栅电极20上形成硅化物膜61，并
以该硅化物膜61连接源区29和体接触区31。
另外，在器件区域16的中央部分配置绝缘膜掩模27时，由于该绝缘膜掩模
27，横断器件区域16的栅电极20上就存在没有形成硅化物膜61的区域。因此，
为了达到降低栅极电阻，在栅电极20的两个端部设置接触63是理想的。
按照上述第5实施例，跟上述第1实施例同样，能大幅度缩小杂散栅极区100
的面积。因而可减少杂散栅电容，能够防止电路开关速度的降低。其结果，能够
实现高可靠性、高性能的电路。
并且，与第4实施例同样，可使体接触区31和源区29保持等电位。因此，
可以防止发生旁路栅极漏电流、发生时滞效应和发生起因于耐压恶化的这种衬底
浮置效应的问题。
进而，第5实施例中，发生绝缘膜掩模27与器件区域16的图形对准偏差时，
若第1栅电极宽度W3缩短，则第2栅电极宽度W4将伸长，若第1栅电极宽度W3
伸长，则第2栅电极W4将缩短。因而，即使发生对准偏差，对准第1栅电极宽度
W3和第2栅电极宽度W4的栅极宽度也不变，所以可以降低晶体管驱动力的偏差。
[第6实施例]
第6实施例是PN结附近形成晶格缺陷的例子。另外，第6实施例中，对与上
述第1实施例同样的构造省略说明，而只说明不同的构造。
图17表示本发明第6实施例半导体器件的平面图。图18A表示沿图17的
XVIIIA-XVIIIA线的半导体器件剖面图，图18B表示沿图17的XVIIIB-XVIIIB
线的半导体器件剖面图，图18C表示沿图17的XVIIIC-XVIIIC线的半导体器件
剖面图。
如图17、18A-18C所示，第6实施例的半导体器件中，源区29侧的器件区
域16内，与栅电极20隔开规定间隔形成晶格缺陷区域71。该晶格缺陷区域71
从绝缘膜掩模27下形成的扩展区22与衬底电位控制层17之间延伸至源区29内。
即，在N-型扩展区22与P-型衬底电位控制层17之间形成的PN结附近和P-型衬
底电位控制层17与N+型源区29之间形成的PN结附近设置晶格缺陷区域71。
另外，晶格缺陷区域71可以至少存在于衬底电位控制层17与源区29之间
形成的PN结附近。并且，可以在比扩展区22的下面还深的位置形成晶格缺陷区
域71，也可以形成于接连扩展区22左右的浅位置，也可以形成于接连埋入氧化
膜12左右的深位置。
图19表示用于第6实施例半导体器件的制造工序的光刻胶图形平面图。第6
实施例半导体器件的制造方法中，与第1实施例不同点是不形成体接触区31而形
成晶格缺陷区域71。该晶格缺陷区域71例如形成如下。
首先，形成使晶格缺陷区域71开口的图19中所示的光刻胶图形72。要形成
该光刻胶图形72，使得即便发生对准偏差，在漏区29′一侧也没有开口。而且，
以该光刻胶图形72为掩模，例如，用1×1014cm-2的剂量离子注入氩，然后，通过
进行热处理，使离子注入氩的区域71再结晶，而比其它区域存在浓度更高的晶格
缺陷。这样一来，形成晶格缺陷区域71。
另外，在半导体层13内如发生晶体缺陷，也可以形成晶格缺陷区域71，因
此不限定于用离子注入法形成的方法，例如也可以采用电子束或伽马射线照射半
导体层13的办法形成。
并且，关于晶格缺陷区域71的形成时期也没有特别限定。例如，晶格缺陷区
域71也可以在形成P-型的衬底电位控制层17以后形成，也可以在形成光刻胶图
形72以后形成。
并且，作为离子注入的杂质并不限定使用氩，例如，也可以使用锗、硅等。
按照上述第6实施例，与第1实施例同样，因为大幅度缩小杂散栅极区域100
的面积，所以能够减少杂散栅电容。
进而，第6实施例中，源区29中形成的晶格缺陷起再结晶中心作用，增大源·漏
区间的PN结再复合电流。由此，晶体管截止时源·漏区间的电位差将减小，减少
漏电流的发生。因此，可以防止电路误动作，降低电路的电力消耗。
即使，从前已经提出形成复合中心的技术。例如，特开平5-52672号中提出，
向SOI层中离子注入铂，靠近半导体层带隙中间形成能级俘获中心的构造。然而，
若在整个器件区域形成俘获中心，则漏区与体区之间的PN结的反向漏电流也会增
大。这就抵消增大正向复合电流降低漏电的效果，因此使漏电流增大了。
并且，为了防止这个问题，例如，特开昭61-43475号中提出仅在源区与体
区之间的PN结形成俘获中心的构造。然而，如果100nm以下的栅长，光刻胶图
形的对准偏差就很大。为此，形成只有使源区侧开口的离子注入用的光刻胶图形
是非常困难的。
因此，第6实施例中，为了避免上述问题，在具有100nm以下栅长的晶体管
中，也借助于绝缘膜掩模27形成体延长区，并在源区29与体延长区之间的PN
结处，形成起复合中心作用的晶格缺陷区域71。而且，通过调整复合中心的浓度，
调整再复合电流的大小，可使晶体管截止时的体区·源区间的电位差减小。并且，
漏区29′侧没有形成晶格缺陷区域71，因此不会增大漏区29′与体区之间的反
向漏电流。
此外，本发明不限于上述各实施例，在实施阶段没有脱离其宗旨的范围内，
可以有种种变形。例如，在上述各实施例中，虽然对采用SOI衬底的半导体器件
进行说明，但是如图20所示，也可以采用通常的体衬底81。并且，上述各实施
例中虽然举例说明了NMOS晶体管，但是通过适当替换N型和P型的导电类型，
也能把上述各实施例应用于PMOS晶体管。
进而，上述实施例中包括各个阶段的发明，通过对揭示的许多构成要素适当
组合，可以抽出各种发明。例如，从实施例中所示的全部构成要素中削减几个构
成要素，也能解决作为发明解决的问题一栏中叙述过的问题，在获得发明效果一
栏叙述过的效果时，作为发明可以抽取削减该构成要素的构成。