半导体存储装置 【技术领域】
本发明涉及把晶体管的沟道体用做存储节点来动态进行数据存储的半导体存储装置。
背景技术
现有的DRAM由MOS晶体管和电容器构成存储单元。DRAM的微细化由于采用沟槽电容器构造或堆叠电容器构造而获得很大发展。现在，单位存储单元的大小(单元尺寸)，设最小加工尺寸为F，可以缩小到2F×4F＝8F2的面积。即，最小加工尺寸F随着产品的世代更新一起变小，在一般把单元尺寸设为αF2时，系数α也随着产品的世代更新而变小，在F＝0.18微米的现在，已经实现了α＝8。
为了确保今后也与以往不变的单元尺寸或芯片尺寸的趋势，在F＜0.18微米的情况下，要求满足α＜8，而在F＜0.13微米的情况下，则要求满足α＜6，与微细加工一起如何小面积地形成单元尺寸成了一个大课题。为此，人们提出了把一个晶体管/一个电容器的存储单元作成为6F2或4F2的大小的种种方案。但是，存在着必须把晶体管作成为纵向型这种技术上的困难或与相邻的存储单元间的电干扰会变大这样地问题，以及加工或膜生长等的制造技术上的困难，实用化是不容易的。
对此，不使用电容器，把一个晶体管作成为存储单元的DRAM的方案，就像以下所举出的那样有若干个。
(1)JOHN E.et al，’dRAM Design Using the Taper-Isolated DynamicCell’(IEEE TRANSACTION ON ELECTRON DEVICES，Vol.ED-29，No.4，APRIL 1982，pp707-714)
(2)特开平3-171768号公报
(3)Marnix R.Tack et al，‘The Multistable Charge-ControlledMemory Effect in SOI MOS Transistor at Low Temperatures’(IEEETRANSACTION ON ELECTRON DEVICES，VOL.37，MAY，1990，pp1373-1382)
(4)Hsing-jen Wann et al，’A Capacitorless DRAM Cell on SOISubstrate’(IEDM 93，pp635-638)
(1)的存储单元，可以用填埋沟道构造的MOS晶体管构成。利用在器件隔离绝缘膜的锥形部分上形成的寄生晶体管，进行表面反型层的充放电，进行2值存储。
(2)的存储单元，用每一个都进行了阱隔离的MOS晶体管，把由MOS晶体管的阱电位决定的阈值当作2值数据。
(3)的存储单元，可以用SOI衬底上边的MOS晶体管构成。从SOI衬底一侧加上大的负电压，利用在硅层的氧化膜和界面部分之间的空穴的积累，借助于该空穴的放出、注入进行2值存储。
(4)的存储单元，可以用SOI衬底上边的MOS晶体管构成。MOS晶体管虽然在构造上是一个，但是却是在重叠到漏极扩散层的表面上之后形成反向导电层，实质上变成为把写入用PMOS晶体管和读出用NMOS晶体管组合成一体的构造。把NMOS晶体管的衬底区域当做浮置的节点，借助于其电位存储2值数据。
但是，(1)由于构造复杂，利用寄生晶体管，故在特性的控制性方面存在着困难。(2)构造虽然简单，但必须把晶体管的漏极、源极都连接到信号线上进行电位控制。此外，由于是阱隔离，单元尺寸大而且不能进行逐位的改写。(3)的情况下，必须从SOI衬底一侧进行电位控制，因此，不能进行逐位改写，在控制性方面有困难。(4)需要特殊的晶体管构造，此外，由于需要字线、写入位线、读出位线和清除线，故在存储单元上信号线数目增多。
【发明内容】
第1方面的发明(图19)是一种具有用来构成存储单元(MC)的MIS晶体管的半导体存储装置，上述MIS晶体管具备：
半导体层(12)；
在上述半导体层上形成的源极区域(15)；
既是在上述半导体层上与上述源极区域分离开形成的漏极区域(14)，又是使上述源极区域和上述漏极区域之间的上述半导体层变成为浮置状态的体区域的漏极区域(14)；
用来在上述体区域上形成沟道的第1栅极(13)；
既是与上述第1栅极分开来形成的第2栅极(20)，又是借助于电容耦合控制上述体区域的电位的被进行电位固定的第2栅极，同时
上述MIS晶体管，具有：以在漏极结附近产生碰撞离子化把上述体区域设定为第1电位的第1数据状态，和使得向漏极结流以正向偏置电流把上述体区域设定为第2电位的第2数据状态。
第2方面的发明，在第1方面所述的半导体存储装置中，其特征在于：上述第1数据状态，采用使上述MIS晶体管进行五极管动作在漏极结附近产生碰撞离子化的办法进行设定，
上述第2数据状态，采用给借助于来自上述第1栅极的电容耦合提供规定的电位的上述体区域和上述漏极区域之间提供正向偏置的办法进行设定。
第3方面的发明，在第1方面所述的半导体存储装置中，其特征在于：上述MIS晶体管被排列成多个矩阵，在第1方向上排列的MIS晶体管的漏极区域(14)被连接到位线(BL)上，在第2方向上排列的MIS晶体管的第1栅极(13)被连接到字线(WL)上，上述MIS晶体管的源极区域(15)被连接到第1固定电位上，上述MIS晶体管的第2栅极(20)被连接到第2固定电位上，构成存储单元阵列，
在数据写入时，以上述第1固定电位为基准电位，向被选字线提供比上述基准电位还高的第1控制电位，向非被选字线提供比上述基准电位还低的第2控制电位，根据第1和第2数据状态分别向位线提供比上述基准电位还高的第3控制电位和比上述基准电位还低的第4控制电位。
第4方面的发明，在第3方面所述的半导体存储装置中，其特征在于：把提供给上述第2栅极(20)的第2固定电位设定为使得上述体区域的上述第2栅极侧的表面变成为积累状态。
第5方面的发明，在第3方面所述的半导体存储装置中，其特征在于：把提供给上述第2栅极(20)的第2固定电位设定为使得上述体区域的上述第2栅极侧的表面变成为耗尽状态。
第6方面的发明，在第3方面所述的半导体存储装置中，其特征在于：把提供给上述第2栅极(20)的第2固定电位设定为比上述基准电位还低的电位。
第7方面的发明(图19)，在第1方面所述的半导体存储装置中，其特征在于：
上述半导体层(12)，在半导体衬底上边，被形成为用绝缘膜(11)进行隔离，
上述第1栅极(13)，在上述半导体层的上部作为字线连续地配设，上述第2栅极(20)，在上述半导体层的下部作为与上述字线平行的布线形成。
第8方面的发明，在第7方面所述的半导体存储装置中，其特征在于：上述第2栅极(20)是被埋设在上述绝缘膜(11)中并中间存在着栅极绝缘膜地与上述半导体层相向的多晶硅膜。
第9方面的发明(图19)，在第7方面所述的半导体存储装置中，其特征在于：上述第1栅极(13)与上述半导体层(12)之间的第1栅极绝缘膜(16)的膜厚，和上述第2栅极(20)与上述半导体层(12)之间的第2栅极绝缘膜(19)的膜厚，实质上相等。
第10方面的发明(图19)，在第7方面所述的半导体存储装置中，其特征在于：第10方面的发明(图19)，在第7方面所述的半导体存储装置中，其特征在于：与上述第1栅极(13)和上述半导体层(12)之间的第1栅极绝缘膜(16)比较，上述第2栅极(20)与上述半导体层(12)之间的第2栅极绝缘膜(19)被设定得厚。
第11方面的发明(图20)，在第1方面所述的半导体存储装置中，其特征在于：上述半导体层(12)，在半导体衬底上边被形成为用绝缘膜(11)进行隔离，
上述第1栅极(13)在上述半导体层(12)的上部作为字线连续地进行配设，上述第2栅极(20)，在上述半导体层(12)的下部，被形成为被覆全部存储单元的公用栅极。
第12方面的发明(图20)，在第11方面所述的半导体存储装置中，其特征在于：上述第2栅极(20)是被埋设在上述绝缘膜(11)中并中间存在着栅极绝缘膜地与上述半导体层相向的多晶硅膜。
第13方面的发明(图20)，在第11方面所述的半导体存储装置中，其特征在于：上述第1栅极(13)与上述半导体层(12)之间的第1栅极绝缘膜(16)的膜厚，和上述第2栅极(20)与上述半导体层(12)之间的第2栅极绝缘膜(19)的膜厚，实质上相等。
第14方面的发明(图20)，在第11方面所述的半导体存储装置中，其特征在于：与上述第1栅极(13)和上述半导体层(12)之间的第1栅极绝缘膜(16)比较，上述第2栅极(20)与上述半导体层(12)之间的第2栅极绝缘膜(19)被设定得厚。
第15方面的发明(图32A、32B)，在第11方面所述的半导体存储装置中，其特征在于：
上述第2栅极(20)，是在上述半导体衬底上边被形成为使得中间存在着上述绝缘膜(11)地与上述半导体层(12)相向的高浓度杂质扩散层。
第16方面的发明(图32A)，在第15方面所述的半导体存储装置中，其特征在于：上述第1栅极(13)与上述半导体层(12)之间的第1栅极绝缘膜(16)的膜厚，和上述第2栅极(20)与上述半导体层(12)之间的上述绝缘膜(11)的膜厚，实质上相等。
第17方面的发明(图32B)，在第15方面所述的半导体存储装置中，其特征在于：与上述第1栅极(13)和上述半导体层(12)之间的第1栅极绝缘膜(16)比较，上述第2栅极(20)与上述半导体层(12)之间的上述绝缘膜(11)被设定得厚。
第18方面的发明(图31)，在第1方面所述的半导体存储装置中，其特征在于：
上述半导体层，是在半导体衬底(10)上边形成的柱状半导体(30)，
上述第1栅极(13)和第2栅极(20)在上述柱状半导体层的两侧面上被形成为相向，上述漏极区域(14)在上述柱状半导体的上表面上，在上述柱状半导体的下部形成上述源极区域(15)。
第19方面的发明(图20)，在第1方面所述的半导体存储装置中，其特征在于：
上述半导体层(12)，在半导体衬底上边，被形成为用绝缘膜(11)进行隔离，
上述第1栅极(13)，在上述半导体层(12)的上部作为字线连续地配设，上述第2栅极(20)，在上述半导体层的下部，被形成为被覆多个存储单元的公用栅极。
【附图说明】
图1的剖面图示出了存储单元基本概念的DRAM单元的基本构造。
图2是同上DRAM单元的等效电路。
图3是同上DRAM单元的布局。
图4A是图3的A-A’剖面图。
图4B是图3的B-B’剖面图。
图5示出了同上DRAM单元的字线电位和体电位的关系。
图6是用来说明同上DRAM单元的读出方式的说明图。
图7是用来说明同上DRAM单元的另一读出方式的说明图。
图8示出了同上DRAM的‘1’数据读出/刷新的动作波形。
图9示出了同上DRAM的‘0’数据读出/新的动作波形。
图10示出了同上DRAM的‘1’数据读出/‘0’数据写入的动作波形。
图11示出了同上DRAM的‘0’数据读出/‘1’数据写入的动作波形。
图12示出了同上DRAM的另一读出方式的‘1’数据读出/刷新的动作波形。
图13示出了同上DRAM的另一读出方式的‘0’数据读出/刷新的动作波形。
图14示出了同上DRAM的另一读出方式的‘1’数据读出/‘0’数据写入的动作波形。
图15示出了同上DRAM的另一读出方式的‘0’数据读出/‘1’数据写入的动作波形。
图16示出了由同上DRAM单元的‘0’写入/读出的模拟得到的体电位变化。
图17示出了由同上DRAM单元的‘1’写入/读出的模拟得到的体电位变化。
图18示出了由同上模拟实施的‘0’、‘1’数据的读出时的漏极电流-栅极电压特性。
图19的剖面图示出了实施例1的DRAM单元的构造。
图20的剖面图示出了实施例2的DRAM单元的构造。
图21示出了由同上DRAM单元的‘0’写入/读出的模拟得到的体电位变化。
图22示出了由同上DRAM单元的‘1’写入/读出的模拟得到的体电位变化。
图23示出了由同上模拟实施的‘0’、‘1’数据的读出时的漏极电流-栅极电压特性。
图24是使用图19的DRAM单元的单元阵列的布局。
图25A是图24的A-A’剖面图。
图25B是图24的B-B’剖面图。
图26A的剖面图，与实施例1对应地示出了实施例3的DRAM单元的构造。
图26B的剖面图，与实施例2对应地示出了实施例3的DRAM单元的构造。
图27示出了由同上DRAM单元的‘0’写入/读出的模拟得到的体电位变化。
图28示出了由同上DRAM单元的‘1’写入/读出的模拟得到的体电位变化。
图29示出了由同上模拟实施的‘0’、‘1’数据的读出时的漏极电流-栅极电压特性。
图30是使用实施例4的DRAM单元的单元阵列的布局。
图31是图30的A-A’剖面图。
图32A的剖面图，与实施例1对应地示出了实施例5的DRAM单元的构造。
图32B的剖面图，与实施例2对应地示出了实施例5的DRAM单元的构造。
【具体实施方式】
以下，参看附图，说明本发明的实施例。
[存储单元的基本概念]
图1示出了相关存储单元的DRAM的单位存储单元的基本剖面构造，图2示出了其等效电路。存储单元MC，由SOI构造的n沟MIS晶体管构成，就是说使用在硅衬底10上边作为绝缘膜形成硅氧化膜11，在该硅氧化膜11上边形成p型硅层12的SOI衬底。在该衬底的硅层12上边，中间存在着栅极氧化膜16地形成栅极电极13，在栅极电极13上自对准地形成n型源极、漏极扩散层14、15。
源极、漏极14、15被形成为深达底部的硅氧化膜11的深度。因此，由p型硅层12构成的体区域，只要用氧化膜进行沟道方向(与图的纸面垂直的方向)的隔离，就会变成为底面和沟道宽度方向的侧面就可以彼此隔离，沟道长度方向进行pn结隔离的浮置状态。
在使该存储单元MC进行矩阵排列的情况下栅极13被连接到字线WL上，源极15被连接到固定电位线(接地电位线)SL上，漏极14则被连接到位线BL上。
图3示出了存储单元阵列的布局，图4A、4B分别示出了图3的A-A’、B-B’剖面图。p型硅层12，借助于硅氧化膜21的填埋，被图形化为网格状。就是说，被排列为使共有漏极的2个晶体管的区域在字线WL方向上被硅氧化膜21进行器件隔离。或者也可以采用对硅层12进行刻蚀的办法取代硅氧化膜21的填埋，进行横向的器件隔离。栅极13在一个方向上连续地形成，它将成为字线WL。
源极15，在字线WL方向上连续地形成，它将变成为固定电位(公用源极线)SL。晶体管上边被层间绝缘膜23被覆，在其上边形成位线BL。位线BL被形成为与2个晶体管所共有的漏极14接触，与字线WL进行交叉。
借助于此，作为各个晶体管的体区域的硅层12，借助于氧化膜使底面和沟道横向方向的侧面彼此隔离，在沟道长度方向上则借助于pn结进行隔离而得以保持浮置状态。
这样一来，在该存储单元阵列构成的情况下，假定用最小加工尺寸F形成字线WL和位线BL，则单位单元面积，就如在图3中用虚线所示的那样，将变成为2F×2F＝4F2。
由该n沟型MIS晶体管构成的DRAM单元的动作原理，利用作为MIS晶体管体区域的沟道体(与别的区域进行绝缘隔离的p型硅层12)的多数载流子的空穴的积累。就是说，采用使晶体管在五极管区域中进行动作的办法，从漏极14流以大的电流，在漏极14附近产生碰撞离子化。使作为归因于该碰撞离子化而产生的多数载流子(空穴)保持在p型硅层12内，把该空穴积累状态例如当作数据‘1’。把使漏极14与p型硅层12间的pn结正向偏置，向漏极一侧放出p型硅层12的过剩的空穴的状态当作数据‘0’状态。
数据‘0’、‘1’定为沟道体的电位之差，因此可以作为晶体管的阈值之差进行存储。就是说，归因于空穴积累体电位高的数据‘1’状态的阈值电压Vth1比数据‘0’状态的阈值电压Vth0还低。为了保持已在体内积累了作为多数载流子的空穴的‘1’数据状态，就必须给字线加上负的偏置电压。该数据保持状态，只要在线性区域内进行读出动作，而且，不进行相反的数据写入动作(擦除)，则即便是进行读出动作也不会改变。就是说，与利用电容器的电荷积累的1个晶体管/1个电容器的DRAM不同，可以进行非破坏读出。
数据读出方式，可以考虑若干种方式。字线电位Vwl与体电位VB的关系，是与数据‘0’、‘1’的关系，变成为图5那样。因此，数据读出的第1方法，利用这样的做法：把成为数据‘0’、‘1’的阈值电压Vth0、Vth1的中间的读出电位提供给字线WL，如果是‘0’数据的存储单元则电流不流动，如果是‘1’数据的存储单元则电流流动。具体地说，例如，先使位线BL预充电到规定的电位VBL，然后再驱动字线WL。借助于此，如图6所示，在‘0’数据的情况下，位线预充电电位VBL不会变化，在‘1’数据的情况下，则预充电电位VBL将降低。
第2读出方式，利用的是在使字线WL上升之后，再向位线BL供给电流，并根据‘0’、‘1’的导通度使位线电位的上升速度不同。简单地说，先使位线BL预充电到0V，如图7所示，使字线WL上升，供给位线电流。这时，采用利用虚设单元检测位线的电位上升之差的办法，就可以进行数据判别。
第3读出方式，是这样的方式：读出使位线BL箝位到规定电位时的、在‘0’、‘1’时不同的位线电流之差。虽然要想读出电位差，需要电流-电压变换电路，但是最终要对电位差进行差分放大形成读出输出。
在本实施例中，要想选择性地写入‘0’数据，就是说要想在存储单元阵列中仅仅从那些由被选中的字线WL和位线BL的电位选中的存储单元的体内放出空穴，从本质上说是字线WL和体之间的电容耦合。在数据‘1’的情况下，在体内积累有空穴的状态，必须把位线偏置到足够负的方向，使存储单元的栅极和衬底间的电容，在变成为栅极氧化膜的状态(就是说，在表面上尚未形成耗尽层的状态)下进行保持。
此外，写入动作，理想的是‘0’和‘1’都变成为脉冲写入以减轻功耗。在‘0’写入时，虽然空穴电流从被选晶体管的体向漏极流，电子电流从漏极向体流，但是空穴却不可能向体内注入。
说明更具体的动作波形。图8到图11，是使用借助于被选单元的位线的有无放电进行数据判别的第1读出方式的情况下的读出/刷新和读出/写入的动作波形。
图8和图9，分别是‘1’数据和‘0’数据的读出/刷新动作。一直到时刻t1为止，是数据保持状态(非被选状态)，向字线WL供给负电位。在时刻t1处使字线WL上升到正的规定的电位。这时字线电位，设定在‘0’、‘1’数据的阈值Vth0、Vth1之间。借助于此，在‘1’数据的情况下已预充电的位线BL将因放电而变成为低电位。在‘0’数据的情况下，位线电位VBL得以保持。借助于此，就可以判别‘1’、‘0’数据。
然后，在时刻t1处，字线WL的电位变得更高，同时，在读出数据为‘1’的情况下，就向位线BL供给正电位(图8)，在读出数据为‘0’的情况下，就向位线BL供给负电位(图9)。借助于此，在被选存储单元为‘1’数据的情况下，归因于五极管动作就会流动大的沟道电流因而产生碰撞离子化，因向体内注入保持过剩的空穴而可以再次写入数据‘1’。在‘0’数据的情况下，漏极结变成为正向偏置，因而可以再次写入在体内不保持过剩的空穴的‘0’数据。
接着，在时刻t3处，使字线WL偏置到负方向，结束读出/刷新动作。在连接到与进行‘1’数据读出存储单元同一位线BL上的其它的非被选存储单元的情况下，字线WL为负电位，因此体保持负电位，不会发生碰撞离子化。在连接到与进行‘0’数据读出的存储单元同一位线BL上的其它的非被选存储单元的情况下，字线WL仍然保持负电位，不发生空穴放出。
图10和图11，是由同上读出方式进行的分别为‘1’数据和‘0’数据的读出/写入动作。在图10和图11中的时刻t1处的读出动作，分别与图8和图9是一样的。在读出后，在时刻t2处使字线WL变成为更高的电位，在向同一被选单元写入‘0’数据的情况下，同时，向位线BL提供负电位(图10)，在写入‘1’数据的情况下，则向位线BL提供正电位(图11)。借助于此，在已提供‘0’数据的单元的情况下，漏极结将变成为正向偏置，可以放出体的空穴。在已提供‘1’数据的单元的情况下，在附近将产生碰撞离子化，在体内得以保持过剩空穴。
图12到图15，是使用使BL预充电到0V，在进行了字线选择后，向位线BL供给电流，借助于位线BL的电位上升速度进行数据判别的读出方式的情况下的读出/刷新和读出/写入的动作波形。
图12和图13，分别是‘1’数据和‘0’数据的读出/刷新动作。在时刻t1处使保持于负电位的字线WL上升至正电位。这时的字线电位，如图7所示，要设定为比‘0’、‘1’数据的Vth0、Vth1都高的值。或者，也可以与第1读出方式同样，把字线电位设定于‘0’、‘1’数据的阈值Vth0、Vth1之间。接着，在时刻t2向位线供给电流。借助于此，在‘1’数据的情况下，因存储单元导通得深而使位线BL的电位上升小(图12)，在‘0’数据的情况下，存储单元的电流小(或没有电流)，位线电位急速地上升。借助于此，就可以判别‘1’、‘0’数据。
然后，在时刻t3，在读出数据为‘1’的情况下，向位线BL提供正电位(图12)，在读出数据为‘0’的情况下则向位线BL提供负电位(图13)。借助于此，在被选存储单元为‘1’数据的情况下，因漏极电流流动产生碰撞离子化，向体内注入保持过剩孔穴而得以再次写入‘1’数据。在‘0’数据的情况下，漏极结变成为正向偏置，可以再次写入在体内没有过剩的孔穴的‘0’数据。
在时刻t4，使字线WL偏置到负方向，结束读出/刷新动作。
图14和图15，是使用同一读出方式的分别为‘1’数据和‘0’数据的读出/写入动作。在图14和图15中的时刻t1和t2处的读出动作分别与图12和图13是同样的。在读出后，在向同一被选单元写入‘0’数据的情况下，向位线BL提供负电位(图14)，在写入‘1’数据的情况下，向位线BL提供正电位(图15)。借助于此，在已给予了‘0’数据的单元中，漏极结变成为正向偏置，放出体的过剩空穴。在已给予了‘1’数据的单元中，因流过大的漏极电流而在漏极附近产生碰撞离子化，向体内注入保持过剩空穴。
如上所述，本实施例的DRAM单元，可以用具有与别的单元电隔离的浮置的沟道体的简单的MIS晶体管构成，实现4F2的单元尺寸是可能的。此外，浮置的体的电位控制，利用来自栅极电极的电容耦合，源极也是固定电位。就是说，读出/写入的控制，可以用字线WL和位线L进行，是简单的。再有，由于存储单元基本上是非破坏读出，故无须在每一条位线上都设置读出放大器，使读出放大器的布局变得容易起来。再有，由于是电流读出方式，故也不怕噪声，例如即便是开路位线方式也可以读出。此外，存储单元的制造工艺也是简单的。
此外，SOI构造，在考虑今后的逻辑LSI的性能提高时将成为重要的技术。本实施例的DRAM，在进行与这样的SOI构造的逻辑LSI的混合装配的情况下也是非常有希望的。这是因为与使用电容器的现有的DRAM不同，不需要与逻辑LSI的工艺不同的工艺，制造工序变得简单的缘故。
再有，本实施例的SOI构造的DRAM，与把现有的1个晶体管/1个电容器型的DRAM作成为SOI构造的情况比较，具有可以得到优良的存储保持特性的优点。就是说，如果把现有的1个晶体管/1个电容器型的DRAM作成为SOI构造，则晶体管的阈值会因在浮置的体内积累空穴而下降，晶体管的亚阈值电流将增加。这将使存储保持特性劣化。对此，如采用本实施例的仅仅用晶体管的存储单元，则不存在使存储电荷减少的晶体管通路，数据保持特性纯粹仅仅由pn结的漏电流决定，不存在亚阈值漏电流的问题。
在迄今为止所说明的基本的DRAM单元中，作为沟道体的电位差进行存储的数据‘0’、‘1’的阈值电压差究竟可以取得多大，对于存储特性来说是重要的。根据对于这一点进行模拟的结果，在进行伴随有由来自栅极的电容耦合而实施的沟道体的电位控制的数据写入之际，与写入后的‘0’、‘1’数据的体电位差比较，可以看出在之后的数据保持状态下的‘0’、‘1’数据的体电位差减小。以下说明该模拟结果。
器件条件为：栅极长度Lg＝0.35微米、p型硅层12厚度tSi＝100nm、受主浓度NA＝5×1017/cm3、源极14和漏极15的施主浓度ND＝5×1020/cm3、栅极氧化膜厚度tox＝10nm。
图16示出了‘0’数据写入和之后的数据保持以及数据读出(分别以瞬时表示)中的栅极电位Vg、漏极电位Vd和沟道体的电位VB。图17与此相同示出了‘1’数据写入和之后的数据保持以及数据读出(分别以瞬时表示)中的栅极电位Vg、漏极电位Vd和沟道体的电位VB。
此外，为了观看时刻t6-t7的数据读出动作中的‘0‘数据的阈值电压Vth0和’1‘数据的阈值电压Vth1，而画出该时间的漏极电流Ids和栅极-源极间电压Vgs，则变成为图18所示的那样。但是，把沟道宽度W和L设定为W/L＝0.175微米/0.35微米，把漏极-源极间电压设定为Vds＝0.2V。
由图18可知，‘0’数据写入单元的阈值电压Vth0和’1’写入单元的阈值电压Vth1之差ΔVth，变成为ΔVth＝0.32V。由以上的解析结果可知，成为问题的，是在图16和图17中，在’0’刚刚写入后(时刻t3)的体电位为VB＝-0.77V，在’1’刚刚写入后的体电位VB＝0.85V，其差为1.62V，而在数据保持状态(时刻t6)时，’0’写入单元的体电位VB＝-2.04V、’1’写入单元的体电位VB＝-1.6V，其差为0.44V，比刚刚写入后的还小。
像这样地与刚刚写入后比较，在之后的数据保持状态下的体电位的数据所产生的差变小的因素，被认为有2个。
其一是因为从栅极向体的电容耦合因数据而异。在刚刚写入‘0’之后(t3-t4)，漏极为-1.5V但是刚刚写入‘1’之后漏极为2V。因此，在之后栅极电位Vg下降时，在‘1’写入单元中，沟道就容易消失，使栅极-体间的电容明显化在体中空穴逐渐积累使电容变大。另一方面，在‘0’写入单元中，沟道不容易消失，栅极-体间电容不会明显化。
人们想：如果在栅极电位开始下降之前，使漏极电位复位到200mV，上边所说的不平衡也许会解除。但是，在该情况下，在已进行了‘0’写入的单元中，在已形成了沟道的状态下，由于漏极电位上升，由3极管动作所产生的电流就会流动。这样一来，因‘0’写入而进行折角下降的体电位，就会取借助于n型的漏极和沟道反型层与p型体之间的电容耦合而上升，不能令人满意。
另一个要素，是在写入后的时刻t4-t5之间，体电位受源极或漏极与体之间的pn结的电容的影响，该影响将在减少‘0’、‘1’数据的信号量的方向上起作用。
于是，在以下的实施例中，对于上述基本DRAM单元，除去用来进行沟道形成的控制的栅极(第1栅极)不同之外，还附加有用来借助于电容耦合电位控制沟道体的栅极(第2栅极)。为了确保第2栅极与沟道体之间的电容，只要把第2栅极的电位固定为使得体区域的第2栅极一侧的表面变成为积累状态(包括平坦能带状态)即可。例如，只要把第2栅极的电位固定为比可以提供给源极的基准电位还低的电位(如果是n沟的情况下，为负电位)即可。或者，也可以把在体区域的第2栅极一侧的表面不能形成反型层的范围内变成为耗尽状态那样的固定电位提供给第2栅极。借助于此，实质上就等效于增大了第2栅极一侧的栅极绝缘膜厚度。
以下，说明具体的实施例。
[实施例1和2]
图19与图1对应地示出了实施例1的DRAM单元构造。基本构造与图1是同样的，与图1不同之处是这一点：除去进行沟道控制的第1栅极13之外，还向氧化膜11内埋入在硅层12内中间存在着栅极绝缘膜19相向地进行电容耦合的第2栅极20。具体地说，把栅极绝缘膜19作成为与第1栅极13一侧的栅极绝缘膜16相同的膜厚。
在实际的单元阵列构成中，如将在后边说明的那样，第1栅极13可以作为字线连续地形成，第2栅极20则可以作为与字线并行的布线进行配设。给第2栅极20，例如加上负的固定电位。
图20是实施例2的DRAM单元的构造。与图19的实施例不同，在本实施例中，第2栅极20，并不作为布线进行图形化，而是作为共同的栅极(信号板)被配设为使得把多个存储单元被覆起来。特别是在本实施例中，第2栅极20把整个单元阵列区域被覆起来。要是作成为这样的构造，则不再需要进行第2栅极20和第1栅极13的位置对准，使制造工序简化起来。
其次，说明对上边所说的实施例2、3的DRAM单元进行与对实施例1的DRAM单元进行的同样的模拟的结果。器件条件为：第2栅极20是p+型多晶硅，电位固定到-2V。栅极绝缘膜19，厚度与实施例1的栅极13一侧的栅极绝缘膜16相同，为10nm，其它的条件也与先前的实施例1的DRAM单元的情况是一样的。
图21示出了‘0’数据写入和之后的数据保持以及数据读出(分别以瞬时表示)中的栅极电位Vg、漏极电位Vd和沟道体的电位VB。图22与此相同示出了‘1’数据写入和之后的数据保持以及数据读出(分别以瞬时表示)中的栅极电位Vg、漏极电位Vd和沟道体的电位VB。
在图21和图22中，在’0’刚刚写入后(时刻t3)的体电位为VB＝-0.82V，在’1’刚刚写入后的体电位VB＝0.84V，其差为1.66V。对此，在数据保持状态(时刻t6)时，’0’写入单元的体电位VB＝-1.98V、’1’写入单元的体电位VB＝-0.86V，其差为1.12V。这与实施例1的DRAM单元构造的情况比较，在刚刚写入后和在之后的保持时间内，体电位之差的变化已减小。
为了观看时刻t6-t7的数据读出动作中的‘0’数据的阈值电压Vth0和‘1’数据的阈值电压Vth1，图23与图18对应地示出了该时间的漏极电流Ids和栅极-源极间电压Vgs。从此可知，‘0’数据的阈值电压Vth0和‘1’数据的阈值电压Vth1之差ΔVth为ΔVth＝0.88V。因此，与实施例1的基本单元构造比较，在‘0’、‘1’数据间可以得到大的信号差。
图24示出了使用图19的DRAM单元构造的情况下的存储单元阵列的布局。图25A是图24的A-A’剖面图，图25B是图24的B-B’剖面图。第1栅极13作为字线WL1在一个方向上连续地形成，与此对应地，第2栅极20也作为与字线WL1并行的字线WL2进行配设，但是，字线WL2要像上述那样地进行电位固定。其它的构成，与图3和图4所示的基本DRAM单元的情况是同样的，可以实现4F2的单元面积。
如上所述，人们已经明白：对于DRAM单元的体，采用设置背栅或背板并固定其电位的办法，就可以在‘0’、‘1’数据只得到大的阈值电压差。但是，在该情况下，存在着字线的振幅变大的可能。这是因为要想在单元阵列中实现选择性的‘0’数据写入，就必须使‘1’数据写入单元的数据保持状态下的体电位变成为‘0’数据刚刚写入后的体电位电平以下的缘故。
就是说，在公用连接到位线上的DRAM单元之内，在使被选字线上升并借助于此在被选单元中写入‘0’数据的情况下，为了在已写入了‘1’数据的非被选单元中保持数据，就必须使非被选字线的电位充分地降低。此外，由于用背栅或信号板电容耦合到体上，结果就变成为相对地减小从前栅(第1栅极)对体的电容耦合，故必须把字线振幅加大与该减小相应的量。
由以上的说明可知，必须把对第1栅极和第2栅极的沟道体的电容耦合的大小设定为最佳状态。为此，只要使第2栅极20与硅层12之间的第2栅极绝缘膜19的膜厚，用与第1栅极13与硅层12之间的第1栅极绝缘膜16的膜厚之间的关系最佳化即可。以下说明考虑到这一点的实施例。
[实施例3]
图26A和图26B示出了这样的实施例4的DRAM单元构造，图26A与实施例2的图19对应，图26B与实施例3的图20对应。相对于在上述的实施例2、3中，把第1栅极13一侧的栅极绝缘膜16和第2栅极20一侧的栅极绝缘膜19作成为同一膜厚，在本实施例中，对于第1栅极13一侧的栅极绝缘膜16的膜厚作成为12.5nm，把第2栅极20一侧的栅极绝缘膜19作成为厚达37.5nm。
其它的器件条件作成为与先前的实施例的情况相同，在图27和图28中示出了其模拟结果。但是，字线振幅(Vg)与先前的实施例的情况不同，写入时的H电平定为3V，数据保持时的电平定为-0.5V。在图27中，仅仅示出了从刚刚写入后开始的的电位变化。此外，图29示出了从数据保持状态到数据读出之间的单元的漏极电流Ids与栅极电压Vgs的关系。
由图29的结果可知，‘0’数据和‘1’数据的阈值电压之差，ΔVth＝0.62V。与先前的实施例的情况比较，阈值电压虽然减小，但是，由于第1栅极一侧的电容比第2栅极一侧的电容相对地大，故减小字线振幅进行同样的动作的可能的。此外，采用减小字线振幅的办法，会使在由晶体管的耐压引起的限制内的动作变得容易起来。
[实施例4]
图30示出了实施例4的DRAM单元阵列的布局，图31示出了其A-A’剖面。在迄今为止的实施例中，为了制作具有浮置的沟道体的晶体管使用的是SOI衬底，对此，在本实施例中，则利用所谓的SGT(SurroundingGate Transistor，环形栅晶体管)构造，用具有浮置的沟道体的纵向MIS晶体管构成DRAM单元。
借助于RIE，加工纵横行走的沟，在硅衬底10上排列形成p型柱状硅30。把第1栅极13和第2栅极20形成为使得与这些各个柱状硅30的两侧面相向。第1栅极13和第2栅极20，在图31的剖面中，交互地被埋入到柱状硅30之间。第1栅极13，借助于侧壁残存技术，隔离形成为在相邻的柱状硅30之间对于相邻的柱状硅30独立的栅极电极。而第2栅极20则被埋入为在相邻的柱状硅30之间共有它们。第1、第2栅极13、20分别作为第1、第2字线WL1、WL2连续地图形化形成。在柱状硅30的上表面上形成n型漏极扩散层14，在下部形成全部单元共有的n型源极扩散层15。借助于此，就可以构成由各个沟道体为浮置的纵向晶体管构成的存储单元MC。在已埋入了栅极13、20的衬底上形成层间绝缘膜17，在其上边配设位线18。
在本实施例的情况下，也可以把固定电位供给第2栅极20，进行与先前的各个实施例同样的动作。
[实施例5]
图32A与实施例1的图19对应地示出了实施例5的DRAM单元构造。图32B与实施例2的图20对应地示出了实施例5的DRAM单元构造。在本实施例的情况下，使隔离用的硅氧化膜11形成得薄，并不加变动地把它用做栅极绝缘膜。接着，在硅衬底10的氧化膜11一侧的表面上形成高浓度的p+型扩散层，把它当作第2栅极20。
在图32A的DRAM单元构造中，实质上把硅氧化膜11的厚度和栅极绝缘膜16的厚度作成为相等。在图32B的DRAM单元构造中，使硅氧化膜11的厚度形成得比栅极氧化膜还厚。
用本实施例也可以进行与先前的各个实施例同样的动作。
在迄今为止的实施例中，第1栅极和第2栅极配置为使得把半导体层夹在中间地相向。就是说，在图19、图20、图32的实施例中，在硅层12的上下，配置第1和第2栅极13、20，在图30和图31的实施例中，在柱状硅30的两侧面上配置第1和第2栅极13、20。但是，第1、第2栅极的配置，并不限于这些实施例。例如，虽然没有画出来，也可以在横向方向上隔离存储单元的器件隔离区域上把第2栅极配置为使得第2栅极与和半导体层的第1栅极相向的面垂直的面相向。
如上所述，倘采用本实施例，则一个存储单元可以用具有浮置的半导体层的简单的一个晶体管形成，可以是单元尺寸减小到4F2。晶体管的源极被连接到固定电位上，仅仅借助于连接到漏极上的位线和连接到栅极上的字线的控制，就可以进行读出、改写和刷新的控制。采用使与晶体管的体相向的第2栅极与体进行电容耦合的办法，使对第1栅极的体的电容耦合比最佳化，就可以增大‘0’、‘1’数据的阈值电压差。