时钟同步型半导体存储器 (一)技术领域
本发明涉及半导体装置，特别是涉及输入外部信号以生成内部信号的输入电路的结构。更特定地说，本发明涉及与时钟信号同步地工作的时钟同步型半导体存储器的输入电路的结构。
(二)背景技术
在半导体装置中，为了取得与外部装置的接口，设置了输入信号的输入电路作为接口电路。这样的信号输入电路具有对从外部装置传送来的信号进行缓冲处理并进行波形整形、同时将与该外部信号的外部装置的接口对应的信号振幅/电压电平变换为与内部电路的信号振幅对应的信号的功能。作为这样的输入电路，根据外部接口，使用了各种各样的结构的输入电路。
图25是示出现有的输入电路的第1结构的图。在图25中，输入电路包含：P沟道MOS晶体管(绝缘栅型场效应晶体管)PQ1，被连接在电源节点与内部节点ND1之间，而且其栅上接受外部信号EXS；N沟道MOS晶体管NQ1，被连接在内部节点ND1与接地节点之间，而且其栅上接受外部信号EXS。
在内部节点ND1上生成对该外部信号EXS进行了缓冲处理地内部信号INS。对电源节点供给电源电压Vdd。
在该图25中示出的信号输入电路是CMOS倒相缓冲器，将TTL电平的外部信号EXS变换为CMOS电平的内部信号INS。该外部信号EXS也可以是CMOS电平的信号。
在该图25中示出的信号输入电路的结构的情况下，其输入逻辑阈值由MOS晶体管PQ1和NQ1的β比与MOS晶体管PQ1和NQ1的阈值电压的函数来决定。因而，通过调节该输入逻辑阈值，可对TTL电平的外部信号EXS进行缓冲处理，生成CMOS电平的内部信号INS。
图26是示出现有的输入电路的第2结构的图。在图26中，输入电路包含：P沟道MOS晶体管PQ2，被连接在电源节点与节点ND2之间，而且其栅连接到节点ND2上；P沟道MOS晶体管PQ3，被连接在电源节点与节点ND3之间，而且其栅连接到节点ND2上；N沟道MOS晶体管NQ3，被连接在节点ND2与接地节点之间，而且其栅上接受外部信号EXS；以及N沟道MOS晶体管NQ4，被连接在节点ND3与接地节点之间，而且其栅上接受基准电压VREF。
在该图26中示出的输入电路中，MOS晶体管PQ2和PQ3构成电流镜象电路，与流过MOS晶体管PQ2的电流相同大小的电流流经MOS晶体管PQ3(在两者的尺寸相等的情况下)。在外部信号EXS比基准电压VREF高的情况下，MOS晶体管NQ3的电导比MOS晶体管NQ4的电导大，经MOS晶体管NQ3流过比经MOS晶体管NQ4流过的电流大的电流。该MOS晶体管NQ3放出的电流由MOS晶体管PQ2供给，因而，与供给该MOS晶体管PQ2的电流相同的大小的电流经MOS晶体管PQ3传递给MOS晶体管NQ4(在两者的尺寸相等的情况下)。因而，来自节点ND3的内部信号INS的电压电平成为高电平。
另一方面，在外部信号EXS比基准电压VREF低的情况下，相反，MOS晶体管NQ4的电导比MOS晶体管NQ3的电导大，MOS晶体管NQ4的驱动电流比MOS晶体管NQ3的驱动电流大。因而，此时，MOS晶体管NQ4放出比从MOS晶体管PQ3供给的电流多的电流，来自节点ND3的内部信号INS的电压电平成为低电平。
再有，在该图26中示出的输入电路中，在MOS晶体管NQ3和NQ4的共同源节点与接地节点之间，也可设置恒流源。
在该图26中示出的输入电路的情况下，在外部信号EXS的信号振幅小并以基准电压VREF为中心以小振幅变化的情况下，根据该外部信号EXS的逻辑电平，能以高速来生成CMOS电平的内部信号INS。即，在传递该外部信号EXS的信号线被终端电阻所端接、该外部信号EXS的信号振幅小的情况下，通过利用该图26中示出的差分放大型的输入电路，能可靠地从小振幅的外部信号EXS生成CMOS电平的内部信号INS。
图27是示出现有的输入电路的第3结构的图。在图27中，输入电路包含：P沟道MOS晶体管PQ4和PQ5，被串联地连接在电源节点与节点ND4之间，在各自的栅上接受外部信号EXS和内部控制信号INCTL；以及N沟道MOS晶体管NQ4和NQ5，被并列地连接在节点ND4与接地节点之间，在各自的栅上接受外部信号EXS和内部控制信号INCTL。
在该图27中示出的NOR(“或非”)输入电路中，在内部控制信号INCTL为高电平时，P沟道MOS晶体管PQ5为关断状态，N沟道MOS晶体管NQ5为导通状态，将内部信号INS固定于接地电压电平。
另一方面，如果内部控制信号INCTL为低电平，则N沟道MOS晶体管NQ5为关断状态，P沟道MOS晶体管PQ5为导通状态，利用MOS晶体管PQ4和NQ4，等效地构成CMOS倒相器，按照外部信号EXS生成内部信号INS。
因而，在该图27中示出的结构的输入电路按照内部控制信号INCTL以动态方式来工作。外部信号EXS的取入时序由内部控制信号INCTL来决定。
根据其接口和用途，将这些图25至图27中示出的输入电路适当地使用于半导体装置的信号输入部。
再有，作为该输入电路的结构，不限定于图25至图27中示出的结构，根据所使用的接口，存在各种其它的输入电路的结构。例如，有对于以互补信号的形态传递小振幅信号的接口的差分型输入电路等。
在根据各个接口变更输入电路的结构的情况下，在根据所应用的外部接口分别在半导体装置内形成输入电路的情况下，制造内部电路的结构相同、只是输入电路的结构不同的半导体装置。此时，必须根据各个输入电路来设计布局，设计效率变差。此外，必须用各自的制造工序来制造只是输入电路的结构不同的半导体装置，这样，制造效率下降，此外，制造后的制品的管理也变得繁杂。
因而，以往，在主工序中，在同一半导体芯片上形成分别与多个接口对应的输入电路，在切片工序中进行根据用途将所使用的输入电路连接到内部电路和信号输入节点上的工作。通过利用该主/切片工序，对于全部的外部接口，可使用共同的半导体芯片，可改善制造效率，此外，即使对于制造工序来说，由于对于多种外部接口共同地进行处理，故主工序可简化制造工序。
在利用该主/切片工序的情况下，在切片工序中，必须根据所使用的输入电路变更掩模以形成对于输入电路的布线。因而，最终在用来对输入电路进行布线的切片工序中，必须进行布线层的形成、布线层构图等，所谓的换向时间(TAT)变长，作为结果，制品的成本增加。
此外，为了进行输入电路的连接，必须分别作成掩模，同样，产生制品的成本增加的问题。
此外，如图25和图26中所示，为了高速地生成内部信号、以快速的时序将内部信号驱动为确定状态，输入电路根据外部信号常时地工作，产生即使在不必要的期间内也消耗电流这样的问题。例如，在半导体存储器的情况下，在芯片选择信号CS成为激活状态时，进行数据存取，在该芯片选择信号CS成为非激活状态时，不进行内部存取，特别是不要求生成内部信号。但是，即使在这样的情况下，输入电路也按照外部信号工作并生成了内部信号，产生不必要地消耗电流、不能实现低消耗电流的问题。该问题特别在半导体存储器中指定了睡眠模式等的要求低消耗电流的低功耗模式时，变得更加显著。
此外，在与时钟信号同步地取入外部信号以生成内部信号的情况下，输入初级的缓冲电路必须以尽可能快的时序生成内部信号并将信号传递给内部电路。这是因为，必须与时钟信号同步地闩锁由这些输入初级的缓冲电路生成的信号或进行这些逻辑电平的判定。
(三)发明内容
本发明的目的在于提供具备能缩短换向时间的输入电路的、而且能与多个输入接口对应的半导体装置。
本发明的另一目的在于提供具备能减少消耗电流而不会使内部信号生成时序延迟的输入电路的半导体装置。
本发明的又一目的在于提供低功耗的时钟同步型半导体存储器。
与本发明的第1观点有关的半导体装置具备：具有各不相同的形式的多个输入缓冲器；以及生成择一地使多个输入缓冲器成为能工作的状态的信号的编程电路。多个输入缓冲器被设定为能有选择地按照编程电路的输出信号来工作，按照在激活时所供给的信号来驱动内部节点。
与本发明的第2观点有关的半导体装置包含：信号输入电路，包含在激活时对来自外部的信号进行缓冲处理以生成内部信号的输入缓冲器；寄存电路，存储指定由工作激活信号导致的输入缓冲器的控制是否为有效的信号，其中，工作激活信号表示外部信号为有效的信号；以及激活控制电路，按照工作激活信号和寄存电路的存储信号，有选择地激活信号输入电路。该激活控制电路在寄存电路的存储信号表示由工作激活信号导致的信号输入电路的控制是有效的情况下，按照工作激活信号有选择地激活信号输入电路，而且，在寄存电路的存储信号表示由工作激活信号导致的信号输入电路的控制为无效时，使该信号输入电路成为与工作激活信号独立的工作状态。
与本发明的第3观点有关的半导体装置包含：缓冲电路，在激活时对来自外部的信号进行缓冲处理；时钟缓冲器，在时钟启动信号的激活时，按照外部时钟信号，生成内部时钟信号；时钟检测装置，在低功耗模式时，检测该时钟启动信号是否在规定期间内处于非激活状态；以及控制电路，响应于时钟检测装置的检测信号，使缓冲电路和时钟缓冲器成为非激活状态。
通过按照编程电路的输出信号能使形式互不相同的多个输入缓冲器有选择地工作，能用同一制造工序制造可与全部的外部接口对应的半导体装置。此外，在制造后，通过使用测试器有选择地使这些多个输入电路成为工作状态，可进行装置内部的电路的测试。
此外，单单通过编程电路的编程可只使与所希望的外部接口对应的输入电路工作，可缩短换向时间，可降低制造成本。
此外，通过按照寄存电路的存储信号设定是否按照工作激活信号来控制输入电路，可根据使用用途容易地实现低消耗电流的装置而不对装置内部结构作任何变更。
此外，在低功耗模式时，在将时钟启动信号在规定循环期间内保持为非激活状态时，通过使缓冲电路和时钟缓冲器成为非激活，由于在该工作模式时不进行按照外部时钟信号生成内部信号的工作，故通过使不必要的缓冲电路的工作停止，可进一步减少该低功耗模式时的消耗电流。
通过参照附图的后述的本发明的详细的说明，本发明的上述和其它的目的、特征、方面和优点会变得更加明白。
(四)附图说明
图1是概略地示出本发明的实施例1的半导体装置的整体结构的图。
图2是概略地示出图1中示出的输入缓冲器组的结构的一例的图。
图3是示出图2中示出的第1形式输入缓冲器的结构的一例的图。
图4是示出图2中示出的第2形式输入缓冲器的结构的一例的图。
图5是示出图2中示出的第3形式输入缓冲器的结构的一例的图。
图6是概略地示出图2中示出的输入缓冲器的变更例的一例的图。
图7是示出图1中示出的编程电路的结构的一例的图。
图8是示出按照本发明的实施例2的编程电路的结构的一例的图。
图9是概略地示出按照本发明的实施例3的半导体存储器的主要部分的结构的图。
图10是示出图9中示出的半导体装置的工作的时序图。
图11是概略地示出与图9中示出的结构的CS截止模式相关的部分的结构的图。
图12是示出图11中示出的寄存电路的结构的一例的图。
图13是概略地示出本发明的实施例3的缓冲电路控制部的结构的图。
图14是概略地示出图13中示出的逻辑门和缓冲电路的结构的一例的图。
图15是示出图13中示出的逻辑门和缓冲电路的变更例的图。
图16是示出本发明的实施例3的另一变更例的图。
图17是概略地示出按照本发明的实施例4的半导体存储器的主要部分的结构的图。
图18是概略地示出图17中示出的CKE缓冲器的工作的时序图。
图19是示出图17中示出的CKE缓冲器的工作的时序图。
图20是示出图17中示出的CKE复位电路的结构的一例的图。
图21是示出图20中示出的CKE复位电路的通常工作模式时的工作的时序图。
图22是示出图20中示出的CKE复位电路的低功耗模式时的工作的时序图。
图23是示出图17中示出的控制缓冲电路和地址缓冲电路的电流控制部的结构的一例的图。
图24是概略地示出本发明的实施例4的变更例的图。
图25是示出现有的输入缓冲器的第1结构的图。
图26是示出现有的输入缓冲器的第2结构的图。
图27是示出现有的输入缓冲器的第3结构的图。
【具体实施方式】
〔实施例1〕
图1是概略地示出本发明的实施例1的半导体装置的整体结构的图。在图1中，半导体装置1包括：包含不同的接口规格的缓冲器的输入缓冲器组3；编程电路2，生成有选择地激活该输入缓冲器组3中包含的缓冲器用的状态控制信号组ENG；以及内部电路4，按照从输入缓冲器组3供给的内部信号进行规定的工作。
在该输入缓冲器组3中，分别与输入节点EX1-EXn对应地配置分别与多个接口对应的多个输入缓冲器。按照来自编程电路2的状态控制信号组ENG，激活在每一输入节点上配置的结构互不相同、即具有不同的接口规格的多个缓冲器的1个。因而，在输入缓冲器组3中，用同一制造工序直到最终工序为止分别制造了不同的结构的输入缓冲器。按照来自编程电路2的状态控制信号组ENG，通过有选择地将该输入缓冲器组3中包含的输入缓冲器设定为可使用状态，可常时地将与该半导体装置所应用的外部接口对应的输入缓冲器设定为可工作状态。
只是对编程电路2的状态控制信号组ENG的状态进行编程，就可容易地使与所使用的外部接口对应的输入缓冲器在短时间内成为可工作状态。此外，在输入缓冲器组3中，在晶片阶段中就可使各输入缓冲器成为可工作状态以进行测试，可缩短换向时间。
图2是概略地示出与1个信号输入节点对应地设置的输入缓冲电路的结构的图。在图2中，该输入缓冲器组3的输入缓冲电路包含并列地连接在信号输入节点5与内部节点6之间的第1形式输入缓冲器11、第2形式输入缓冲器12和第3形式输入缓冲器13。分别对这些输入缓冲器11、12和13供给来自图1中示出的编程电路2的状态控制信号EN1、EN2和EN3。这些输入缓冲器11、12和13分别在对应的状态控制信号EN1、EN2和EN3为激活状态时被设定为可工作状态，对外部信号EXi进行缓冲处理以生成内部信号INi。
将状态控制信号EN1共同地供给输入缓冲器组3中包含的第1形式输入缓冲器，此外，将状态控制信号EN2共同地供给输入缓冲器组3中包含的第2形式输入缓冲器，将状态控制信号EN3共同地供给输入缓冲器组3中包含的第3形式输入缓冲器。分别与输入端子EX1-EXn对应地配置第1形式输入缓冲器11、第2形式输入缓冲器12和第3形式输入缓冲器13。
通过对该输入缓冲器组3的各输入缓冲器共同地设置编程电路2，在输入缓冲器组3中，可将与所应用的外部接口规格对应的输入缓冲器设定为可工作状态，而不至增大电路占有面积。
图3是示出第1形式输入缓冲器11的结构的一例的图。该图3中示出的第1形式输入缓冲器11包含：MOS晶体管PQ1和NQ1，各自的栅被连接到信号输入节点5上；P沟道MOS晶体管PTi，连接在电源节点与MOS晶体管PQ1之间，而且在其栅上接受互补的状态控制信号ZEN1；以及N沟道MOS晶体管NT1，连接在MOS晶体管NQ1与接地节点之间，而且在在其栅上接受状态控制信号EN1。
该图3中示出的第1形式输入缓冲器与图25中示出的输入缓冲电路的结构相对应。在状态控制信号EN1为高电平且互补的状态控制信号ZEN1为低电平时，MOS晶体管PT1和NT1导通，按照外部信号EXi，在内部节点6上生成内部信号INi。
另一方面，在状态控制信号EN1和ZEN1分别为低电平和高电平时，MOS晶体管PT1和NT1成为关断状态，将该节点ND1保持为高阻抗状态。
图4是示出图2中示出的第2形式输入缓冲器12的结构的一例的图。该图4中示出的第2形式输入缓冲器与图26中示出的输入缓冲器的结构相对应，在构成电流镜象电路的P沟道MOS晶体管PQ2和PQ3与电源节点之间，设置接受互补的状态控制信号ZEN2的P沟道MOS晶体管PT2，此外，在构成差分级的N沟道MOS晶体管NQ2和NQ3的共同源节点与接地节点之间，设置在栅上接受状态控制信号EN2的N沟道MOS晶体管NT2。
在该图4中示出的输入缓冲电路的结构的情况下，在状态控制信号EN2和ZEN2分别为低电平和高电平时，MOS晶体管PT2和NT2都成为关断状态，将节点ND3保持为高阻抗状态。
另一方面，如果状态控制信号EN2和ZEN2分别为高电平和低电平，则MOS晶体管NT2和PT2成为导通状态，MOS晶体管PQ2和PQ3的共同源节点连接到电源节点上，此外，MOS晶体管NQ3和NQ4的共同源节点连接到接地节点上，成为该输入缓冲电路可工作的状态，按照外部信号EXi，在内部节点6上生成内部信号INi。
再有，在该图4中示出的差分型的输入缓冲器的结构中，也可与MOS晶体管NT2串联地连接电流源晶体管。MOS晶体管NT2也可具有该电流源晶体管的功能。
图5是示出图2中示出的第3形式输入缓冲器13的结构的一例的图。图5中示出的第3形式输入缓冲器与图27中示出的NOR型输入缓冲器的结构相对应。该图5中示出的第3形式输入缓冲器13与图27中示出的结构和以下示出的结构不同。对于连接到电源节点上的MOS晶体管PQ5的栅，供给接受状态控制信号EN3和内部控制信号INCTL的NAND电路7的输出信号，此外，对于在非激活时将内部节点6固定于接地电压电平的N沟道MOS晶体管NQ5的栅也供给NAND电路7的输出信号。其它的结构与图27中示出的结构相同，对于对应的部分标以同一参照编号，省略其详细的说明。
在该图5中示出的输入缓冲器13的结构中，在状态控制信号EN3为低电平时，将NAND电路7的输出信号固定于高电平，MOS晶体管PQ5为关断状态，此外，MOS晶体管NQ5为导通状态，节点ND4与外部信号的逻辑电平无关地被固定于低电平。在内部节点6上也连接其它形式的输入缓冲器。
对于该内部节点6的输入缓冲器11、12和13的连接是布线(wired)OR(“或”)连接，即使在输入缓冲器13的非使用时其输出信号被固定于低电平，也按照其它的所使用的输入缓冲器的输出信号，将内部节点6驱动为对应的逻辑电平。因而，在NOR型输入缓冲器13中，在非使用时，即使将其输出节点固定于低电平，利用成为能工作的其它的输入缓冲器，也可准确地生成与外部信号EXi对应的内部信号INi。
另一方面，如果状态控制信号EN3被设定为高电平，则NAND电路7作为倒相器来工作，其输出信号按照内部控制信号INCTL而变化。在输入缓冲器13按照该状态控制信号EN3而成为可使用状态的情况下，在内部控制信号INCTL为高电平时，MOS晶体管PQ5为导通状态，MOS晶体管NQ5为关断状态，该输入缓冲电路13按照外部信号EXi驱动内部节点6，生成内部信号INi。
另一方面，在内部控制信号INCTL为低电平时，NAND电路7的输出信号为高电平，MOS晶体管PQ5为关断状态，MOS晶体管NQ5为导通状态，内部节点6与外部信号EXi的状态无关地被固定于低电平。
如果在后面说明的时钟同步型半导体存储器中使用控制内部时钟信号的生成的内部时钟启动信号INCKE作为该内部控制信号INCTL，则在停止内部时钟发生时，可使输入缓冲器的工作停止以减少消耗电流。
通过对图1中示出的输入缓冲器组3的各种形式的输入缓冲器共同地供给与来自编程电路2的各形式对应的状态控制信号EN1-EN3，可有选择地将输入缓冲器设定为可工作状态，可使用与外部接口对应的输入缓冲器。
此外，由于该不使用的输入缓冲器11和12成为输出高阻抗状态，故对内部节点6没有任何不良影响。此外，即使在输入缓冲器13为不使用的情况下，由于其它的输入缓冲器11或12按照外部信号EXi驱动内部节点6，故即使与内部节点6并列地连接输入缓冲器11-13、按照状态控制信号EN1-EN3择一地将输入缓冲器设定为可工作状态，对内部工作也不产生任何影响。
在图3至图5中示出的输入缓冲器的结构中，如果对信号输入节点5连接不使用的输入缓冲器的栅电容、该信号输入节点5的负载电容增加，则可考虑输入阻抗增加的情况。此时，如图6中所示，也可使用下述的结构：在输入缓冲器3j与信号输入节点5之间设置CMOS传输门15，按照状态控制信号ENj和ZENj，将不使用的输入缓冲器3j与信号输入节点5隔离。在该结构的情况下，虽然CMOS传输门15的结电容附加到信号输入节点5上，但与输入缓冲器3j的MOS晶体管的栅电容相比，该结电容足够小，故可充分地减少信号输入节点5的寄生电容，即使在与1个信号输入节点相对应并列地设置多种形式的输入缓冲器的情况下，也能可靠地抑制信号输入节点5的负载的增加。
图7是示出图1中示出的编程电路2的结构的一例的图。在图7中，编程电路2包含：串联地连接在电源节点与节点ND5之间的P沟道MOS晶体管PR1和熔丝元件(熔断元件)LT1；连接在节点ND5与接地节点之间的电阻元件R1；串联地连接在电源节点与节点ND6之间的P沟道MOS晶体管PR2和熔丝元件LT2；以及连接在节点ND6与接地节点之间的电阻元件R2。
P沟道MOS晶体管PR1和PR2的栅连接到接地节点上，这些MOS晶体管PR1和PR2起到电流限制元件的功能，供给微小的电流。电阻元件R1和R2是高电阻的下拉电阻。此外，熔丝元件LT1和LT2是能利用激光等的能量射线熔断的熔断元件。
编程电路2还包含分别接受节点ND5和ND6上的信号F1和F2的门电路GT1-GT3。门电路GT1在信号F1和F2都为高电平时，将状态控制信号EN1驱动为高电平。门电路GT2在信号F1为低电平且F2为高电平时，将状态控制信号EN2驱动为高电平。门电路GT3在信号F1为高电平且F2为低电平时，将状态控制信号EN3驱动为高电平。这些门电路GT1-GT3构成译码电路，对由熔丝元件进行了编程的输入缓冲器识别信息进行译码，将与该译码结果对应的状态控制信号驱动为激活状态。
在熔丝元件LT1为导通状态时，在电阻元件R1中流过电流，该节点ND5上的信号F1成为高电平。另一方面，如果熔丝元件LT1被熔断，则节点ND5被电阻元件R1下拉到接地电压电平，信号F1成为低电平。
同样，信号F2在熔丝元件LT2的导通时为高电平，在熔丝元件LT2的熔断时为低电平。通过将这些熔丝元件LT1和LT2有选择地设定为导通状态或熔断状态(进行编程)，将状态控制信号EN1-EN3的某一个驱动为激活状态(高电平)，可选择输入缓冲器的形式。
编程电路2对于输入缓冲器组3的输入缓冲器共同地被设置，与对各个输入缓冲器配置熔丝元件的结构相比，可减少电路占有面积。此外，通过在测试时使用测试器强制地将该信号F1和F2设定为高电平或低电平，有选择地使状态控制信号EN1-EN3为激活状态，将所希望的形式的输入缓冲器作为工作状态，可进行该半导体装置的测试。
再有，对1个信号输入节点配置3种形式不同的输入缓冲器。但是，与1个信号输入节点对应地配置的输入缓冲器的数目不限定于3，根据可能的输入接口的数目适当地确定与该1个信号输入节点对应地配置的输入缓冲器的数目即可。
再有，作为输入缓冲器，也可利用2种图5中示出的NOR型输入缓冲器，变更这些电路的比率，将在同一电路结构下根据比率不同其输入逻辑阈值也不同的电路作为与不同的接口对应的形式的不同的输入缓冲器来使用。即，也可利用下述的结构：变更MOS晶体管的比率以变更NOR型输入缓冲器的输入逻辑阈值，准备输入TTL电平的信号的输入缓冲器和例如输入1.8V的CMOS电平的信号的输入缓冲器，按照状态控制信号有选择地使这些输入缓冲器成为可工作的状态。通过利用这样的输入缓冲器，可用同一芯片与对于TTL电平的信号的接口和对于CMOS电平的信号的接口相对应。
因而，形式不同的输入缓冲器只要是与不同的接口对应的输入缓冲电路即可，电路结构可以是相同的，此外，电路结构也可以是不同的。
此外，在时钟同步型半导体装置中利用该输入缓冲器的情况下，对于输入外部时钟启动信号EXCKE的输入缓冲电路来说，按照状态控制信号EN和ZEN进行输入缓冲器的选择。关于接受外部时钟信号EXCLK的CLK缓冲器，根据时钟激活信号与状态控制信号的逻辑积(AND)的信号进行缓冲器的选择。
在接受其它的控制信号和地址信号的输入缓冲器的选择中，根据内部时钟启动信号INCKE与状态控制信号EN的逻辑积，进行缓冲电路的选择。关于这些信号的功能，在后面将详细地说明，但这些信号是控制内部时钟信号的发生、控制半导体存储器的内部状态的信号。例如，内部控制信号INCTL与内部时钟启动信号INCKE相对应。
在按照另外的内部控制信号进行输入缓冲器的激活/非激活的情况下，关于输入缓冲电路的选择，根据对应的内部控制信号与对应的状态控制信号的逻辑运算结果的信号，设定输入缓冲电路的选择/非选择、即使用/不使用状态。通过利用该内部控制信号与状态控制信号的逻辑运算，没有必要专用地配置用来设定输入缓冲电路2的使用/不使用的晶体管，可抑制电路占有面积的增加。
如上所述，按照本发明的实施例1，并列地设置多种形式的输入缓冲器，构成为利用熔断程序来选择这些多种形式的输入缓冲器中的一种形式的输入缓冲器，可简化制造工序，相应地可缩短换向时间，可减少制品成本。
[实施例2]
图8是概略地示出本发明的实施例2的编程电路2的结构的一例的图。在图8中，编程电路2包含：N沟道MOS晶体管NR1，连接在键合焊区PD1与接地节点之间，而且其栅连接到电源节点上；以及N沟道MOS晶体管NR2，连接在键合焊区PD2与接地节点之间，而且其栅连接到电源节点上。将这些MOS晶体管NR1和NR2作为下拉元件来驱动，其驱动电流足够小，并且其沟道电阻足够大。
使用键合引线将键合焊区PD1和PD2有选择地连接到电源节点上，生成信号F1和F2。将这些信号F1和F2供给图7中示出的编程电路的门电路GT1-GT3并被译码，激活状态控制信号EN1-EN3的某一个。
再有，在使用键合引线将该键合焊区连接到电源节点上的情况下，从电源节点至接地节点流过漏泄电流。为了防止该漏泄电流，也可与MOS晶体管NR串联地连接在栅上接受反转了键合焊区PD的信号的倒相器的输出信号的N沟道MOS晶体管。在将键合焊区PD连接到电源节点上的情况下，该倒相器的输出信号为低电平，该漏泄隔断用的MOS晶体管成为关断状态，可隔断键合焊区PD与接地节点之间的漏泄电流路径。
如该图8中所示，通过使用键合引线有选择地设定键合焊区的电位，即使在设置了多种形式的输入缓冲器的情况下，也可使所希望的形式的输入缓冲器激活。
再有，根据该图8中示出的键合焊区的电位设定来设定为所使用的输入缓冲器的结构只是一例，也可利用其它的结构。例如，可利用经键合引线将键合焊区PD连接到接地电源上的结构。
在利用键合焊区PD1和PD2的情况下，不需要熔丝元件的编程用的激光熔断工序，在封装体安装时，单单设定键合引线的连接路径，就可容易地生成信号F1和F2，可将所希望的形式的输入缓冲器设定为可工作状态。
〔实施例3〕
图9是概略地示出按照本发明的实施例3的半导体存储器的整体结构的图。在图9中，输入缓冲器组3包含：控制缓冲电路20，接受来自外部的控制信号(指令)EXCMD和来自编程电路2的状态控制信号组ENG；以及地址缓冲电路22，接受外部地址信号EXADD。对该地址缓冲电路22也供给来自编程电路2的状态控制信号组ENG。
该半导体存储器还包含在来自外部的时钟启动信号EXCKE为激活状态时按照外部时钟信号EXCLK生成内部时钟信号INCLK的内部时钟发生电路30。在该外部时钟启动信号EXCKE为非激活状态时，内部时钟发生电路30停止内部时钟信号INCLK的发生工作，使内部电路4的工作停止。
内部电路4包含：控制电路24，与内部时钟信号INCLK同步地取入来自控制缓冲电路20和地址缓冲电路22的内部信号，按照已取入的信号生成内部控制信号；存储电路26，在控制电路24的控制下工作；以及模式寄存器28，存储指定该半导体存储器的工作条件的数据(信号)。
在来自控制缓冲电路20的控制信号和来自地址缓冲电路22的特定的地址信号位处于特定的逻辑状态的组合(例如，在内部时钟信号INCLK的上升时)、指定了模式寄存器置位模式时，控制电路24对该模式寄存器28存储来自地址缓冲电路22的地址信号中的特定的地址信号位或特定的输入数据位。
在本实施例3中，在芯片选择信号CS为非激活状态时，在模式寄存器28中存储指定使控制缓冲电路20和地址缓冲电路22非激活的CS截止模式指示信号CSCUT的状态的信号。在芯片选择信号CS为高电平的激活状态时，该半导体存储器处于选择状态，如果判断为来自外部的信号为有效的，则取入外部信号。在该芯片选择信号CS为低电平的非激活状态时，该半导体存储器处于非选择状态，完全忽略来自外部的信号，不进行新的内部工作。
在外部指令EXCMD中包含了该芯片选择信号CS，在互补的芯片选择信号ZCS为低电平的激活状态时，指定了该半导体存储器已被选择，控制电路24在该芯片选择信号ZCS为低电平时，判定为供给了有效的指令/地址信号，执行各种工作。
存储电路26包含排列成行列状的多个存储单元和存储单元选择电路，此外，控制电路24包含与内部时钟信号INCLK同步地取入从控制缓冲电路20供给的内部信号的闩锁电路和按照已闩锁的内部控制信号判定已被指定的工作、按照该判定结果闩锁地址缓冲电路22输出的内部地址信号的地址闩锁器。
图10是示出设定对于图9中示出的模式寄存器28的CS截止模式指示信号的工作序列的的工作的时序图。如图10中所示，与外部时钟信号EXCLK同步地将外部指令EXCMD和外部地址信号EXADD设定为规定的状态。该外部指令EXCMD包含芯片选择信号ZCS和其它的控制信号CTL。在芯片选择信号ZCS为低电平时，指定为供给了有效的指令，如果将该控制信号CTL设定为规定的逻辑状态或将外部地址信号EXADD的规定的位KEY设定为规定的状态，则被供给模式寄存器置位指令。决定应由地址信号EXADD的特定的位(KEY)设定的工作内容(指定模式寄存器的寄存电路)。
如果供给该模式寄存器置位指令MRS而且对于模式寄存器28指定存储CS截止模式指示信号的模式，则按照规定的外部地址信号位或特定的数据输入节点的信号(数据)，对于模式寄存器28，将CS截止模式指示信号CSCUT设定为低电平或高电平。在图10中，指定了CS截止模式，将CS截止模式指示信号CSCUT设定为高电平，在控制缓冲电路20和地址缓冲电路22中，在芯片选择信号ZCS为高电平时，成为非工作状态，显示出电流路径被隔断的状态。
因而，在该芯片选择信号ZCS为高电平时，该半导体存储器处于非选择状态，未要求存取。因而，在该状态下，通过在输入缓冲器组3中隔断电流路径，减少消耗电流。
图11是概略地示出与图9中示出的内部电路4的CS截止模式指示信号的发生相关的部分的结构的图。在图11中，控制电路24包含与内部时钟信号INCLK同步地对来自图9中示出的控制缓冲电路20的内部指令INCMD和来自地址缓冲电路22的内部地址键INKEY进行译码的指令译码器24a。在规定的逻辑状态下在内部时钟信号INCLK的上升时设定了内部指令INCMD和内部地址键INKEY的情况下，指令译码器24a判定为指定了模式寄存器置位模式中的CS截止模式指定工作，激活该模式寄存器置位模式指示信号MRSS。
模式寄存器28包含按照来自该指令译码器24a的模式寄存器置位模式指示信号MRSS存储规定的地址信号位INADk并生成CS截止模式指示信号CSCUT的寄存电路28a。因而，在指定了模式寄存器置位模式时，将其存储在寄存电路28a中作为特定的地址信号位和CS截止模式指示信号。
也可按照内部指令INCMD和内部地址键INKEY同时取入指定其它的列等待时间或字符串长度的数据。在此，列等待时间是在供给了指示数据读出的读指令之后到对外部输出有效数据为止所必要的时钟循环数。字符串长度表示在供给了1个存取指令时连续地存取的数据的数。
此外，也可在模式寄存器置位指令中按照特定的内部地址键INKEY专用地指定该CS截止模式指示信号。通过在与其它的指定列等待时间或字符串长度数据的模式不同的组合中指定内部地址键INKEY的组合来实现这一点。
图12是示出图11中示出的寄存电路的结构的一例的图。在图12中，寄存电路28a包含：三态倒相缓冲器30，按照模式寄存器置位模式指示信号MRSS和互补的模式寄存器置位模式指示信号ZMRSS使特定的内部地址信号位INADk反转；NOR电路31，接受复位信号RST和三态倒相缓冲器30的输出信号，生成CS截止模式指示信号CSCUT；以及倒相器32，使NOR电路31输出的CS截止模式指示信号CSCUT反转，传递给三态倒相缓冲器30的输出端。
复位信号RST是系统复位时或电源接通时被激活的信号。因而，该CS截止模式指示信号CSCUT在复位时被设定为低电平。在CS截止模式指示信号CSCUT为低电平时，成为非激活状态，即使芯片选择信号ZCS为非激活状态，输入缓冲器也按照外部信号生成内部信号。因而，在默认状态下，CS截止模式被设定为非激活状态。
如果内部地址信号位INADk在模式寄存器置位模式时被设定为高电平，则CS截止模式指示信号CSCUT成为高电平，在芯片选择信号ZCS为高电平时，在缓冲电路20和22中隔断电流路径。但是，此时，接受外部的芯片选择信号EXZCS的CS缓冲器常时地工作，不供给该CS截止模式指示信号CSCUT。
再有，也可对该寄存电路供给特定的数据输入节点的信号。
图13是示出该图9中示出的控制缓冲电路20和地址缓冲电路22的具体的结构的一例的图。在图13中，控制缓冲电路20包含：CS缓冲器35，接受外部芯片选择信号EXZCS，生成内部芯片选择信号INCS；逻辑门37，接受内部芯片选择信号INCS、状态控制信号ENi和CS截止模式指示信号CSCUT；以及缓冲电路40，按照逻辑门37的输出信号有选择地被设定为工作状态，在工作时按照外部信号EXS生成内部信号INS。
CS缓冲器35包含多种形式的输入缓冲器，利用状态控制信号组ENG将这些多个输入缓冲器的1个设定为可工作状态。
缓冲电路40包含多种形式的输入缓冲器的1种形式的输入缓冲电路。
逻辑门37根据隔断电流路径的部分的结构，其结构不同。在指定1种形式的输入缓冲器的状态控制信号ENi和CS截止模式指示信号CSCUT都为高电平的激活状态时，该逻辑门37在内部芯片选择信号INCS为低电平的非选择状态时，隔断缓冲电路40的电流路径，使内部信号INS的生成工作停止。在状态控制信号ENi为非激活状态时，逻辑门37与内部芯片选择信号INCS和CS截止模式指示信号CSCUT的状态无关地将缓冲电路40设定为非工作状态(隔断工作电流路径)。
CS缓冲器35是生成该CS截止模式的基准信号的电路，将由状态控制信号组ENG指定的形式的输入缓冲器设定为可工作状态，按照外部芯片选择信号EXZCS，生成内部芯片选择信号INCS。
缓冲电路40生成的内部信号INS是除了地址信号位、输入数据位或芯片选择信号INCS外的控制信号的某一个。
此外，在内部时钟发生电路30中，只按照状态控制信号组ENG有选择地将输入缓冲器设定为工作状态，不进行由芯片选择信号进行的控制。这是因为，必须在时钟信号的边沿处判断芯片选择信号CS何时被激活或非激活，必须与芯片选择信号CS独立地工作。在内部时钟发生电路30中，利用来自外部的时钟启动信号EXCKE控制内部时钟信号的发生工作。
图14是示出图13中示出的缓冲电路40和逻辑门37的结构的一例的图。在图14中，缓冲电路40包含：输入缓冲器40a，连接到外部引脚端子(信号输入节点)上，在工作时接受外部信号EXS以生成内部信号INA；以及次级缓冲器40b，对该输入缓冲器40a输出的内部信号INA进行缓冲处理以生成内部信号INS。该输入缓冲器40a被连接到外部引脚端子(信号输入节点)上，按照外部信号EXS，在工作时高速地生成内部信号INSA。因而，在该输入缓冲器40a的电流驱动能力比次级缓冲器40b大的情况下，通过按照逻辑门37的输出信号隔断该初级的输入缓冲器40a的路径，减少了消耗电流。
逻辑门37由NAND(“与非”)/AND(“与”)复合门构成，等效地包含：NAND门37a，接受内部芯片选择信号INCS和CS截止模式指示信号CSCUT；以及AND门37b，接受该NAND门37a的输出信号和状态控制信号ENi。将该逻辑门37的输出信号代替前面的图3至图5中示出的状态控制信号ENi来供给。由此，隔断输入电路的初级缓冲器的电流路径，减少消耗电流。
如该图14中所示，通过在CS截止模式时在内部芯片选择信号INCS的非激活时隔断初级的输入缓冲器40a的电流路径，减少非存取时的消耗电流。
在未设定CS截止模式的情况下，CS截止模式指示信号CSCUT为低电平，NAND门37a的输出信号为高电平。因而，按照状态控制信号ENi来设定逻辑门37的输出信号。在状态控制信号ENi为激活状态时，输入缓冲器40a常时地工作。另一方面，在状态控制信号ENi为非激活状态时，输入缓冲器40a使工作电流路径隔断，常时地维持非激活状态。
再有，在该图14中示出的输入缓冲器40a为图5中示出的NOR型的输入缓冲器的情况下，电流源的PMOS晶体管成为关断状态，隔断工作电流路径，另一方面，利用放电的N沟道MOS晶体管将其输出节点固定于低电平。因而，即使在该NOR型缓冲器的结构中，隔断了工作电流从电源节点流向接地节点的电流路径。
〔变更例〕
图15是示出图13中示出的逻辑门37和缓冲电路40的变更例的图。在图15中，缓冲电路40包含：输入缓冲器40a，按照状态控制信号ENi有选择地被设定为可工作状态，在可工作时按照外部信号EXS以生成内部信号INA；以及次级缓冲器40c，对该输入缓冲器40a输出的内部信号INA进行缓冲处理以生成内部信号INS。该次级缓冲器40c也可具有调整内部时序用的延迟功能。
逻辑门37包含接受内部芯片选择信号INZCS和CS截止模式指示信号CSCUT、将其输出信号供给次级缓冲器40c的NAND门37a。
逻辑门37不对状态控制信号ENi进行逻辑处理而供给输入缓冲器40a，此外，对内部芯片选择信号INZCS和CS截止模式指示信号CSCUT进行逻辑处理并将其处理结果供给次级缓冲器40c。输入缓冲器40a具备图3至图5的某一结构。
另一方面，次级缓冲器40c没有必要进行接口匹配，对从输入缓冲器40a供给的内部信号INA进行缓冲处理，而且为了内部信号的时序调整，对内部信号INA供给规定的延迟时间。该次级缓冲器40c通常具有CMOS倒相器的结构，在NAND电路37c的输出信号为低电平时，隔断其电流路径。因而，该次级缓冲器40c具有与图3中示出的结构同样的结构，接受NAND电路37c的输出信号来代替状态控制信号ENi。
在CS截止模式指示信号CSCUT为低电平时，NAND电路37c的输出信号为高电平，次级缓冲器40c与内部芯片选择信号INZCS的状态无关地按照内部信号INA生成内部信号INS。
另一方面，在CS截止模式指示信号CSCUT为高电平时，NAND电路37c作为倒相器来工作，如果内部芯片选择信号INZCS为高电平，则该NAND电路37c输出低电平的信号，隔断次级缓冲器40c的电流路径。
再有，关于该次级缓冲器40c的结构，隔断其工作电流路径即可，在其电源节点与接地节点之间配置电流隔断用的晶体管，按照该NAND电路37c的输出信号，隔断工作电流路径。
也可代之以使用下述的结构作为次级缓冲器40c的结构：如果NAND电路和37c的输出信号为低电平，则隔断其工作电流路径，而且将内部信号INS设定为规定的电压电平(电源电压电平或接地电压电平)。只在该次级缓冲器40c中设置在隔断工作电流路径的同时将其内部信号INS设定为高电平或低电平的复位用的晶体管即可。
在要求以高速驱动大的负载的信号线的情况下，次级缓冲器40c的电流驱动力变大。因而，通过在备用时隔断这样的次级缓冲器40c的工作电流路径，可进一步减少备用时的消耗电流。
〔变更例2〕
图16是概略地示出本发明的实施例3的变更例的输入缓冲电路的结构的图。在图16中，未对CS缓冲器45和缓冲电路50供给状态控制信号EN。即，预先分别固定地确定了这些CS缓冲器45和缓冲电路50的结构。对逻辑门47供给来自该CS缓冲器45的内部芯片选择信号INZCS和CS截止模式指示信号CSCUT。逻辑门47按照该内部芯片选择信号INZCS和CS截止模式指示信号CSCUT，指定缓冲电路50的工作状态。在该缓冲电路50中，如图14和图15中所示，初级的输入缓冲器或次级缓冲电路按照该逻辑门47的输出信号，有选择地在内部芯片选择信号INZCS为非激活的高电平时隔断工作电流路径。该逻辑门47具有与图15中示出的NAND电路37c同样的结构。
因而，即使对于这样的不设置多种形式的输入缓冲器、而是预先固定地决定了输入缓冲器的形式的结构，通过在模式寄存器的寄存电路中设定CS截止模式指示信号CSCUT，例如对于便携式装置等的低消耗电流用途，在要求等待时间等的低消耗电流的工作模式时，也可减少消耗电流。
在该模式寄存器中，通过作成设定CS截止模式的使用/不使用的结构，可用同一内部结构实现具备CS截止模式的半导体存储器和没有CS截止模式的半导体存储器，没有必要根据应用用途分开地制造半导体装置，可用同一芯片结构与多种用途相对应。
如上所述，按照本发明的实施例3，构成为使用模式寄存器有选择地设定CS截止模式，可用同一芯片结构实现能与低消耗电流用途和通常消耗电流用途的某一种相对应的半导体存储器。此外，在使用CS截止模式的情况下，可减少非选择状态时的消耗电流。
〔实施例4〕
图17是示出本发明的实施例4的半导体存储器的内部时钟发生电路30的结构的图。在图17中，内部时钟发生电路30包含：CKE缓冲器60，接受外部时钟启动信号EXCKE，按照时钟控制信号CLKE和低功耗模式指示信号SRFPWD生成内部时钟启动信号INCKE；CLK缓冲器64，接受外部时钟信号EXCLK，生成内部缓冲时钟信号CLKF；以及CKE复位电路62，在低功耗模式时，按照内部时钟启动信号INCKE和低功耗模式指示信号SRFPWD有选择地非激活CLK缓冲器64。
如果自刷新模式指示信号SRF和功率降低模式指示信号PWD的一方被激活，则闩锁电路71被置位，激活低功耗模式指示信号SRFPWD。将该闩锁电路71输出的低功耗模式指示信号SRFPWD供给CKE缓冲器60。经倒相器61对CKE复位电路62供给互补的低功耗模式指示信号ZSRFPWD。如果外部时钟启动信号EXCKE上升，则该闩锁电路71被非激活。即，闩锁电路71输出的低功耗模式指示信号SRFPWD用于控制输入级的缓冲电路。在供给另外的低功耗模式解除指示信号时，内部电路结束低功耗模式工作。按照来自该CKE复位电路62的时钟激活信号ENCLK控制CLK缓冲器64的时钟发生工作。
CLK缓冲器64是单拍脉冲发生电路，响应于外部时钟信号EXCLK，将单拍的脉冲信号作为缓冲时钟信号CLKF来生成。通过在内部生成单拍的脉冲信号，可生成恒定的脉冲宽度的内部时钟信号而不受外部时钟信号EXCLK的脉冲宽度变动的影响，可使内部工作时序稳定。
CKE缓冲器60按照时钟控制信号传送外部时钟启动信号EXCKE以生成内部时钟启动信号INCKE。即，该CKE缓冲器60具有传送门，与时钟控制信号CLKE的上升沿同步地取入外部时钟启动信号EXCKE，与时钟控制信号CLKE的下降沿同步地将已取入的外部时钟启动信号EXCKE作为内部时钟启动信号INCKE来输出。
CKE复位电路62在时钟激活信号ENCLK的非激活时，按照外部时钟启动信号EXCKE和外部时钟信号EXCLK将时钟激活信号ENCLK从非激活状态驱动为激活状态(低功耗模式时)。
内部时钟发生电路30还包含：门电路66，接受来自CLK缓冲器64的缓冲时钟信号CLKF和低功耗模式指示信号SRFPWD，生成时钟控制信号CLKE；以及门电路68，接受缓冲时钟信号CLKF和内部时钟启动信号INCKE，生成内部时钟信号INCLK。门电路66在低功耗模式指示信号SRFPWD为高电平的激活状态时，将时钟控制信号CLKE常时地固定于低电平。另一方面，在低功耗模式指示信号SRFPWD为低电平时，该门电路66按照来自CLK缓冲器64的缓冲时钟信号CLKF，生成时钟控制信号CLKE。因而，在低功耗模式时，时钟控制信号CLKE处于非激活状态，停止CKE缓冲器60的传送工作，该CKE缓冲器60成为闩锁状态。使低功耗模式时的CKE缓冲器60的工作停止，以减少功耗。如后面所说明的那样，在低功耗模式时，按照外部时钟启动信号EXCKE将内部时钟启动信号INCKE固定于低电平。
门电路68是AND电路，在内部时钟启动信号INCKE为高电平时，按照缓冲时钟信号CLKF生成内部时钟信号INCLK，此外，在内部时钟启动信号INCKE为低电平时，将内部时钟信号INCLK固定于低电平。
图9中示出的控制电路24包含：闩锁电路70，与内部时钟信号INCLK同步地闩锁来自控制缓冲电路20的内部控制信号；指令译码器72，按照内部时钟信号INCLK对经该闩锁电路70供给的内部控制信号进行译码；以及OR电路74，按照来自指令译码器72的自刷新模式指示信号SRF和功率降低模式指示信号PWD，生成低功耗模式激活信号。如上所述，OR电路74的输出信号用于控制输入缓冲电路的工作。
指令译码器72在内部时钟启动信号INCKE为激活状态时，按照内部时钟信号INCLK进行译码工作，另一方面，在该内部时钟启动信号INCKE为非激活时，禁止译码工作。此时，也可使用指令译码器72的输入级的电路为非激活状态、其电流路径被隔断的结构。
自刷新模式指示信号SRF在指定了在内部只进行数据的保持的模式时被激活，如果该自刷新模式指示信号SRF被激活，则根据未图示的刷新控制电路的控制，以规定周期刷新内部的存储单元的存储数据。
功率降低模式指示信号PWD是将该半导体存储器设定为低功耗模式的工作模式，停止对于规定的内部电路的电源电压的供给。在该功率下降模式时，不进行刷新工作。
功率降低模式指示信号PWD在备用状态持续较长期间时被设定，以减少功耗。此外，自刷新模式指示信号SRF在较长期间内不进行对该半导体存储器的存取的睡眠模式时等被激活。如果这些自刷新模式指示信号SRF和功率降低模式指示信号PWD的某一个被激活，则闩锁电路71响应于OR电路74的输出信号而被置位，低功耗模式指示信号SRFPWD被激活。
在图17中未示出自刷新控制电路和内部电源控制电路的结构，但分别对自刷新控制电路和内部电源控制电路供给自刷新模式指示信号SRF和功率降低模式指示信号PWD。在功率下降模式时，对这些指令译码器和时钟输入缓冲器等的电路供给电源电压。这是因为，必须常时地监视来自外部的工作模式指示信号。但是，如以下所详细地说明的那样，在该低功耗模式时对控制缓冲电路20和地址缓冲电路22进行电源控制，隔断电源电压的供给。
控制缓冲电路20和地址缓冲电路22具有与前面的图9中示出的电路同样的结构，按照状态控制信号组ENG、CS截止模式指示信号CSCUT和内部芯片选择信号INZCS隔断其工作电流路径。
再有，在图17中虽然没有明确地示出，但即使在CLK缓冲器64中也配置多种形式的时钟输入缓冲器，按照状态控制信号组ENG使1个时钟缓冲器成为可工作状态。为了进行该时钟缓冲器的电流源控制，利用时钟激活信号ENCLK与状态控制信号ENi的逻辑运算结果(AND)。
在该实施例4中，再者，在内部时钟启动信号INCKE为非激活状态时，隔断这些控制缓冲电路20和地址缓冲电路22的工作电流路径。在前面的图14和图15中示出的缓冲电路的结构中，代替状态控制信号ENi而供给取内部时钟启动信号INCKE与状态控制信号ENi的逻辑积的信号。此外，在内部时钟启动信号INCKE的激活状态时，也可在生成内部芯片选择信号INZCS的CS缓冲器中设置隔断输入缓冲电路的工作电流路径的结构。
内部时钟启动信号INCKE在低功耗模式指示信号SRFPWD的激活时被非激活，通过隔断控制缓冲电路20和地址缓冲电路22的工作电流路径，可更加减少该低功耗模式时的消耗电流。此外，在内部时钟启动信号INCKE的非激活时，通过按照时钟激活信号ENCLK，利用CKE复位电路62使CLK缓冲器64的内部电路的工作电流路径非激活，可减少以较大的驱动力将内部时钟信号传递给电路各部分的CLK缓冲器64的消耗电流，可更加减少消耗电流。特别是，由于要求CLK缓冲器64按照高速的时钟信号生成具有陡峭的波形的缓冲时钟信号CLKF，故其驱动电流较大，通过在低功耗模式时使CLK缓冲器64非激活而隔断工作电流路径，可减少消耗电流。
图18是概略地示出图17中示出的CKE缓冲器60的工作的时序图。以下，参照图18中示出的时序图，说明图17中示出的CKE缓冲器60的工作。在图18中，CKE缓冲器60按照来自门电路66的时钟控制信号CLKE，传送外部时钟启动信号EXCKE。如果外部时钟启动信号EXCKE下降到低电平，则在下一个时钟循环中，内部时钟启动信号INCKE被下降到低电平。
在此，在CKE缓冲器60中，初级的闩锁/传送门在时钟控制信号CLKE为高电平时成为闩锁状态，输出级的闩锁/传送门在时钟控制信号CLKE为低电平时输出已闩锁的信号。例如，CKE缓冲器60由下述部分构成：响应于时钟控制信号CLKE的上升沿而成为非导通状态的初级传送门或定时(clocked)缓冲器；闩锁该初级传送门的输出信号的闩锁电路；以及与时钟控制信号CLKE的下降沿同步地传送闩锁电路的闩锁信号的输出级传送门或定时缓冲器。
因而，如图18中所示，在时钟控制信号CLKE为高电平时，即使外部时钟启动信号EXCKE下降到低电平，CKE缓冲器60处于闩锁状态，在该循环中，内部时钟启动信号INCKE维持于高电平。
在下一个循环中，如果外部时钟启动信号EXCKE成为低电平，则由于CKE缓冲器60按照时钟控制信号CLKE传送低电平的外部时钟启动信号EXCKE，故内部时钟启动信号INCKE与时钟控制信号CLKE的下降沿同步地下降到低电平。
如果在时钟控制信号CLKE的上升之前将外部时钟启动信号EXCKE设定为高电平，则CKE缓冲器60按照时钟控制信号CLKE传送外部时钟启动信号EXCKE，生成内部时钟启动信号INCKE。因而，内部时钟启动信号INCKE在该时钟循环中上升到高电平。
外部时钟启动信号EXCKE是与外部时钟信号EXCLK非同步的信号。如图17中所示，时钟控制信号CLKE是与外部时钟信号同步的信号。因而，在指定自刷新模式的情况下，要求外部时钟启动信号EXCKE在前1个时钟循环中从高电平下降到低电平。因而，在施加自刷新指令(SRF指令)时，在时钟控制信号CLKE的上升时，外部时钟启动信号EXCKE为低电平，内部时钟启动信号INCKE在该时钟循环中与时钟控制信号CLKE的下降沿同步地成为低电平。
因而，在充分地满足设置时间和维持时间而施加了自刷新指令和外部时钟启动信号EXCKE的情况下，内部时钟启动信号INCKE在自刷新指令施加时的时钟循环中成为低电平，图17中示出的缓冲电路20和22成为非激活状态。在将内部时钟启动信号INCKE设定为高电平之前，停止自刷新指令施加后的指令的受理。如图17中所示，通过按照外部时钟启动信号EXCKE对闩锁电路71进行复位并使低功耗模式指示信号SRFPWD非激活来进行该低功耗模式结束时的内部时钟启动信号INCKE的置位。
如果内部时钟启动信号INCKE被激活，则缓冲电路20和22工作，取入来自外部的信号，生成内部信号。因而，施加低功耗模式结束指示指令，可使内部电路恢复到通常状态。
图19(A)是更具体地示出外部时钟信号EXCLK与外部时钟启动信号EXCKE的时序关系的图。如图19(A)中所示，时钟控制信号CLKE与外部时钟信号EXCLK同步地作为单拍的脉冲信号来生成。与该时钟控制信号CLKE同步地生成内部时钟启动信号INCKE，按照该内部时钟启动信号INCKE、外部时钟启动信号EXCKE和外部时钟信号EXCLK，由CKE复位电路62生成时钟激活信号ENCLK。
在通常工作模式时，即，低功耗模式指示信号SRFPWD为低电平时，按照外部时钟信号EXCLK生成时钟控制信号CLKE。如果按照外部时钟启动信号EXCKE的下降沿，内部时钟启动信号INCKE下降到低电平，则相应地时钟激活信号ENCLK下降到低电平。但是，如果在下一个外部时钟信号EXCLK的上升前外部时钟启动信号EXCKE上升到高电平，则响应于该外部时钟信号EXCLK的上升沿，时钟激活信号ENCLK上升到高电平，在该循环中，生成时钟控制信号CLKE，可取入外部信号。
因而，即使内部时钟启动信号INCKE下降到低电平，由于时钟激活信号ENCLK响应于外部时钟信号EXCLKE的上升沿恢复到高电平，故即使外部时钟启动信号EXCKE在1个时钟循环中下降到低电平，CLK缓冲电路64也进行取入外部时钟信号的工作。但是，由于在内部时钟启动信号INCKE为高电平时按照缓冲时钟信号CLKF生成内部时钟信号INCLK，故如果该内部时钟启动信号INCKE成为低电平，则在该循环中不生成内部时钟信号INCLK。
如果在外部时钟信号EXCLK为高电平时将外部时钟启动信号EXCKE设定为低电平，则在下一个循环中内部时钟信号INCLK下降到低电平。但是，即使内部时钟启动信号INCKE成为低电平，此时外部时钟启动信号EXCKE上升到高电平，时钟激活信号ENCLK也维持高电平。因而，在1个时钟循环期间中将外部时钟启动信号EXCKE设定为低电平的情况下，常时地与外部时钟信号EXCLK同步地生成时钟控制信号CLKE。
但是，即使在此时，如果内部时钟启动信号INCKE成为低电平，则也不生成内部时钟信号INCLK。即，与时钟控制信号CLKE同步地按照外部时钟启动信号EXCKE生成了内部时钟启动信号INCKE，如果内部时钟启动信号INCKE下降到低电平，则在下一个时钟循环中，不生成内部时钟信号INCLK，停止内部工作，内部电路维持前1个时钟循环的状态。
如上所述，根据对于外部时钟启动信号EXCKE的外部时钟信号EXCLK或时钟控制信号CLKE的设置时间/维持时间的不同，内部时钟启动信号INCKE被非激活的循环不同。因此，在自刷新指令施加时，在前1个循环中，要求外部时钟启动信号EXCKE从高电平下降到低电平。因而，在自刷新指令施加时，在该自刷新指令施加循环中，响应于时钟控制信号CLKE的下降沿，内部时钟启动信号INCKE被非激活。在自刷新指令的施加循环中，生成了内部时钟信号INCLK，内部电路可按照该自刷新指令准确地工作。
其次，参照图19(B)，说明按照外部时钟启动信号EXCKE停止时钟控制信号CLKE的发生的工作。首先，在外部时钟信号EXCLK的上升前，使外部时钟启动信号EXCKE下降到低电平。响应于时钟控制信号CLKE的下降，内部时钟启动信号INCKE下降到低电平。此外，由于外部时钟启动信号EXCKE和内部时钟启动信号INCKE为低电平，故时钟激活信号ENCLK下降到低电平。如果即使在下一个循环中也使外部时钟启动信号EXCKE保持为低电平，则时钟激活信号ENCLK维持为低电平，停止时钟控制信号CLKE的发生，在下一个循环中，内部时钟启动信号INCKE维持低电平。
如果在外部时钟信号EXCLK的上升前外部时钟启动信号EXCKE上升到高电平，则响应于外部时钟信号EXCLK的上升，时钟激活信号ENCLK上升到高电平。在下一个时钟循环中，生成时钟控制信号CLKE，响应于该时钟控制信号CLKE的下降，内部时钟启动信号INCKE上升到高电平。
因而，如果外部时钟启动信号EXCKE在2个时钟循环期间内维持为低电平，则此时在外部时钟启动信号EXCKE下降到低电平之后的第2个时钟循环中，可使时钟控制信号CLKE的发生停止。因而，在第2个时钟循环中，可按照内部时钟启动信号INCKE使内部时钟信号INCLK的发生停止。
其次，如果在外部时钟信号EXCLK为高电平时外部时钟启动信号EXCKE下降到低电平，则在该循环中，发生时钟控制信号CLKE。此外，内部时钟启动信号INCKE和时钟激活信号ENCLK都处于高电平。
在下一个时钟循环中，如果将外部时钟启动信号EXCKE维持为低电平，则在该循环中，响应于时钟控制信号CLKE的下降，内部时钟启动信号INCKE和时钟激活信号ENCLK下降到低电平。即，在生成外部时钟信号EXCLK并生成时钟控制信号CLKE时，在外部时钟启动信号EXCKE相对于该时钟控制信号CLKE没有足够的维持时间时，内部信号的状态不发生变化。
在该时钟循环中，因而，时钟输入缓冲器取入外部时钟信号，生成了缓冲时钟信号CLKF。此外，也同样生成内部时钟信号INCLK。
在外部时钟信号EXCLK为高电平时，如果外部时钟启动信号EXCKE上升到高电平，则响应于外部时钟信号EXCLK的下降，时钟激活信号ENCLK上升到高电平。因而，在该循环中，时钟激活信号ENCLK为低电平，不生成时钟控制信号CLKE。因而，CLK缓冲器64停止了工作。
在下一个循环中，时钟激活信号ENCLK为高电平，按照来自CLK缓冲器64的缓冲时钟信号CLKF，生成时钟控制信号CLKE，响应于时钟控制信号CLKE的下降，利用CKE缓冲器60，内部时钟启动信号INCKE上升到高电平。
即，如果外部时钟启动信号EXCKE在2个时钟循环期间内保持为低电平，则在内部将时钟控制信号CLKE设定为低电平，禁止外部时钟信号EXCLK的取入，而且可使内部时钟信号INCLK的发生停止。
因而，内部时钟启动信号INCKE与外部时钟启动信号EXCKE和外部时钟信号EXCLK的时序关系无关地在使外部时钟启动信号EXCKE下降到低电平之后的第3个时钟循环中，可按照时钟激活信号ENCLK使发生停止。
因而，为了使内部时钟启动信号INCKE非激活，外部时钟启动信号EXCKE必须在2个时钟期间内保持为低电平。因而，为了按照外部时钟信号EXCLK设定内部时钟启动信号INCKE的状态，如果使外部时钟启动信号EXCKE在3个时钟期间内保持为低电平，则从该第3个时钟循环起，内部时钟启动信号INCKE成为与外部时钟启动信号EXCKE的状态对应的状态。
再有，如果内部时钟启动信号INCKE下降到低电平，则在下一个时钟循环中按照内部时钟启动信号INCKE使内部时钟信号INCLK的发生停止。
因而，如果在规定时钟循环期间内使外部时钟启动信号EXCKE保持为低电平，则将内部时钟启动信号INCKE固定于低电平，隔断图17中示出的控制缓冲电路20和地址缓冲电路22的电流路径。由此，内部电路停止(pending)工作，不进行新的工作，在没有必要取入外部信号时，通过使取入外部信号的缓冲器的电源成为隔断状态，即使在通常工作模式时也能减少消耗电流。
图20是生成图17中示出的CKE复位电路62的结构的一例的图。在图20中，CKE复位电路62包含：倒相器62a，接受时钟激活信号ENCLK；NAND电路62b，接受倒相器62a的输出信号、外部时钟信号EXCLK和互补的低功耗模式指示信号ZSRFPWD；NAND电路62c，接受NAND电路62b的输出信号、互补的低功耗模式指示信号ZSRFPWD和外部时钟启动信号EXCKE；倒相器62d，接受内部时钟启动信号INCKE；置位/复位触发器62e，响应于倒相器62d的输出信号的下降而被复位，而且响应于NAND电路62c的输出信号或功率接通复位信号PORB而被置位；倒相器62f，接受置位/复位触发器62e的输出信号；倒相器62g，接受互补的低功耗模式指示信号ZSRFPWD；NAND电路62h，接受时钟激活信号ENCLK和内部时钟启动信号INCKE；以及复合门62i，按照倒相器62g的输出信号φC、倒相器62f的输出信号φA和NAND电路62h的输出信号φB，生成时钟激活信号ENCLK。
触发器62e包含：NAND门81，在第1输入端上接受倒相器62d的输出信号；以及3输入端NAND门82c，接受NAND门81的输出信号、NAND电路62c的输出信号和功率接通复位信号PORB。将NAND门82的输出信号供给倒相器62f。
复合门62i等效地包含：NAND门83，接受倒相器62f的输出信号φA和NAND电路62h的输出信号φB；以及门84，接受NAND门83的输出信号和倒相器62g的输出信号φC，生成时钟激活信号ENCLK。该门84在倒相器62g的输出信号φC处于高电平且NAND门83的输出信号为高电平时，输出高电平的信号。从该门84输出时钟激活信号ENCLK。
在该图20中示出的CKE复位电路62的结构中，在通常工作模式时，即，低功耗模式指示信号SRFPWD为低电平、互补的低功耗模式指示信号ZSRFPWD为高电平时，倒相器62g的输出信号φC为低电平，门84作为缓冲器来工作，时钟激活信号ENCLK按照NAND电路的输出信号而变化。在通常工作模式时，CLK缓冲器64按照外部时钟启动信号EXCKE有选择地形成其工作电流路径，在工作时按照外部时钟信号EXCLK生成缓冲时钟信号CLKF(参照图18以及图19(A)和(B)的时钟控制信号CLKE)。
另一方面，如果低功耗模式指示信号SRFPWD为高电平、指定低功耗模式，则互补的低功耗模式指示信号ZSRFPWD为低电平，倒相器62g的输出信号φC为高电平，时钟激活信号ENCLK为低电平，停止内部时钟启动信号INCKE和内部时钟信号INCLK的发生，停止缓冲电路的工作。由此，减少在低功耗模式时的消耗电流。
如果将外部时钟启动信号EXCKE驱动为高电平，则非激活状态的时钟激活信号ENCLK再次被朝向高电平驱动。在低功耗模式时，通过使用外部时钟启动信号EXCKE解除信号输入电路的电流隔断状态，输入缓冲电路如下述那样来工作，接受解除低功耗工作模式的指令、可恢复到通常工作模式。其次，参照图21和图22中示出的时序图，说明该图20中示出的CKE复位电路62的工作。
首先，参照图21，说明通常工作模式时的工作。在电源接通时，功率接通复位信号PORB为低电平，将NAND门82的输出信号初始设定为高电平。在通常工作模式时，低功耗模式指示信号ZSRFPWD为高电平，根据外部时钟信号EXCLK和外部时钟启动信号EXCKE来决定NAND电路62b和62c的输出信号的电压电平。此外，倒相器62g的输出信号φC固定于低电平。
如果电源电压达到稳定，则功率接通复位信号PORB为高电平。如果外部时钟启动信号EXCKE在外部时钟信号EXCLK之前成为高电平，则NAND门62c的输出信号为低电平，NAND门82的输出信号为高电平，倒相器62f的输出信号φA为低电平，根据这一点，时钟激活信号ENCLK为高电平。
接着，如果内部时钟启动信号INCKE按照外部时钟启动信号EXCKE而成为高电平，则NAND电路62h的输出信号φB为低电平。
在外部时钟信号EXCLK为高电平时，如果外部时钟启动信号EXCKE下降到低电平，则NAND电路62c的输出信号为高电平，触发器62e的状态不变化。此外，在该时钟循环中，由于内部时钟启动信号INCKE维持为高电平，故时钟激活信号ENCLK维持高电平。
在下一个循环中，如果外部时钟启动信号EXCKE保持了以前的低电平，则内部时钟启动信号INCKE下降到低电平，NAND电路62h的输出信号φB上升到高电平。响应于该内部时钟启动信号INCKE的下降，倒相器62d的输出信号为高电平，NAND门81的两输入端成为高电平，其输出信号成为低电平，相应地NAND门82的输出信号为低电平。响应于该NAND门82的输出信号的下降，倒相器62f的输出信号φA上升到高电平。因而，NAND门83的输入信号都为高电平，时钟激活信号ENCLK下降到低电平。
如果在外部时钟信号EXCLK为高电平时外部时钟启动信号EXCKE为高电平，则在外部时钟信号EXCLK下降到低电平时，NAND门62c的输出信号为低电平，NAND门82的输出信号为高电平，相应地，倒相器62f的输出信号φA为低电平。因而，NAND门83的输出信号为高电平，时钟激活信号ENCLK成为高电平。
在下一个时钟循环中，内部时钟启动信号INCKE上升到高电平，NAND门62h的输出信号φB为低电平。由此，可实现前面的图19(A)和(B)中示出的工作。
在电源接通时，利用功率接通复位信号PORB，将NAND门82的输出信号设定为高电平，相应地，倒相器62f的输出信号φA为低电平，时钟激活信号ENCLK为高电平。因而，如果内部时钟启动信号INCKE成为高电平，则NAND电路62h的输出信号φB为低电平，在复合门62i中，NAND门83的输出信号为高电平，即使触发器62e为置位、倒相器62f的输出信号φA上升，时钟激活信号ENCLK也维持高电平。
因而，在通常工作模式时，可按照外部时钟信号EXCLK和外部时钟启动信号EXCKE有选择地激活/非激活时钟激活信号ENCLK。
如果按照外部时钟启动信号EXCKE使内部时钟启动信号INCKE非激活，则控制缓冲电路20和地址缓冲电路22使工作电流路径隔断、被非激活。在该状态下，只是维持内部工作，即使这些电路20和22都非激活，也不会产生任何问题。
其次，参照图22，说明低功耗模式时的工作。在低功耗模式时，互补的低功耗模式指示信号ZSRFPWD从高电平成为低电平。在该低功耗模式转移时，由于时钟激活信号ENCLK为高电平，故倒相器62a的输出信号为低电平，NAND电路62b的输出信号为高电平。
因而，如果该低功耗模式指示信号SRFPWD上升到高电平、互补的低功耗模式指示信号ZSRFPWD成为低电平，则由复合门62i将时钟激活信号ENCLK驱动为低电平。在该低功耗模式时，外部时钟启动信号EXCKE保持为低电平。内部时钟启动信号INCKE在被给予了该低功耗模式指示的循环中下降到低电平。
在自刷新模式等的低功耗模式的解除时，外部时钟启动信号EXCKE上升到高电平。这是因为，如上面说明的那样，时钟激活信号ENCLK为低电平，输入缓冲器被设定为非导通状态，不能接受外部指令。
如果该外部时钟启动信号EXCKE上升到高电平，图17中示出的闩锁电路71被复位，低功耗模式指示信号ZSRFPWD被复位，成为高电平。如果外部时钟信号EXCLK处于低电平，则NAND门62b的输出信号为高电平，响应于该外部时钟启动信号EXCKE的上升，NAND门62c的输出信号为低电平，置位/复位触发器62e被置位，其输出信号为高电平，倒相器62f的输出信号φA为低电平，时钟激活信号ENCLK为高电平，CLK缓冲器被激活，按照外部时钟信号EXCLK生成缓冲时钟信号。
另一方面，如果外部时钟启动信号EXCKE在外部时钟信号EXCLK为高电平时被设定为高电平，则在外部时钟信号EXCLK为低电平时，NAND门62b的输出信号为高电平，触发器62e被置位，时钟激活信号ENCLK为高电平。因而，时钟激活信号ENCLK与外部时钟启动信号EXCKE和外部时钟信号EXCLK的时序关系无关地在外部时钟信号EXCLK为低电平时被激活，可按照下一个外部时钟信号EXCLK生成缓冲时钟信号。
内部时钟启动信号INCKE在该下一个循环中被驱动为高电平。按照该外部时钟启动信号EXCKE的激活，NAND门62h的输出信号φB从高电平下降到低电平。因而，如果外部时钟启动信号EXCKE上升到高电平，则在下一个循环中，时钟控制信号CLKE被激活，相应地内部时钟启动信号INCKE被激活，从该下一个循环起，可按照内部时钟启动信号INCKE来生成内部时钟信号INCLK。
因而，从外部时钟启动信号EXCKE上升到高电平之后经过2个时钟循环后，可接受来自外部的指令，设定内部状态，可执行自刷新模式的解除。
在低功耗模式时，在CLK缓冲器、控制缓冲电路20和地址缓冲电路22的每一个中，通过按照时钟激活信号ENCLK和内部时钟启动信号INCKE使其成为电源隔断状态，可大幅度地减少消耗电流。
此外，在该低功耗模式解除时，利用外部时钟启动信号EXCKE，在外部时钟信号EXCLK为低电平时将时钟激活信号ENCLK设定为激活状态，可准确地确保低功耗模式解除指令施加时的2个时钟循环，低功耗模式解除用的时序控制变得容易。
图23是示出与1个输入缓冲电路对应的控制部的结构的图。在图23中，利用接受状态控制信号组ENG中包含的状态控制信号ENi和内部时钟启动信号INCKE的AND电路90，生成对于对应的输入缓冲电路的电流源晶体管的控制信号φEN。由此，即使在设置了多种形式的输入缓冲器的结构中，也能在低功耗模式时可靠地隔断各工作电流源的路径，减少消耗电流。
在该图23中示出的控制信号φEN可代替图14和15中示出的状态控制信号ENi来使用。
〔变更例〕
图24是概略地示出本发明的实施例4的变更例的结构的图。在该图24中示出的结构中，对控制缓冲电路20和地址缓冲电路22供给CS截止模式指示信号CSCUT、内部时钟启动信号INCKE和内部芯片选择信号INZCS。不供给状态控制信号组。即，在控制缓冲电路20和地址缓冲电路22中设置了1种形式的输入缓冲器，按照CS截止模式指示信号CSCUT、内部芯片选择信号INZCS和内部时钟启动信号INCKE，控制这些工作电流源。
因而，即使在没有设置多种输入缓冲器、设置1种输入缓冲器的半导体存储器中，也能利用下述结构：按照该内部时钟启动信号INCKE隔断工作电流源，同时对生成内部(缓冲)时钟信号的CLK缓冲器64进行复位。其它的结构与图17中示出的结构相同，对于对应的部分标以同一参照编号，省略其详细的说明。
如上所述，按照本发明的实施例4，在低功耗模式时，如果满足规定的条件，则以隔断输入缓冲电路的电流源的方式来构成，可进一步减少低功耗模式时的消耗电流。
再有，在低功耗模式时，如果外部时钟启动信号EXCKE在2个时钟循环中维持为低电平，则使内部时钟启动信号INCKE非激活。使该外部时钟启动信号EXCKE保持为低电平的时钟数也可在3个循环以上，此外，也可将特定的指令用于该电流源隔断。
如上所述，按照本发明，对于1个信号输入节点并列地设置多种(形式)输入缓冲器，利用编程电路有选择地使用，能用简单的电路结构容易地利用所希望的形式的输入缓冲器，可减少换向时间，相应地可降低制品成本。
以上，参照附图详细地说明了本发明，但这些说明始终是例示性的，而不是在任何意义上来限定本发明，本发明的要旨和范围只由后附的权利要求书来限定，包含与权利要求的范围均等的意义和范围内的全部的变更。