防止天线效应的氮化硅只读存储器组件的结构 【技术领域】
本发明是有关于一种非挥发性内存(Non-Volatile Memory)组件的结构，且特别是有关于一种防止天线效应的氮化硅只读存储器(Silicon Nitride Read Only Memory，NROM)组件的结构。背景技术
闪存为一种可电擦除且可编程只读存储器(Electrically ErasableProgrammable Read Only Memory，EEPROM)，其具有可进行多次数据的存入、读取、擦除等动作且存入的数据在断电后也不会消失的优点，所以已成为个人计算机和电子设备所广泛采用的一种内存组件。
典型的闪存是以掺杂的多晶硅制作浮置栅极(Floating Gate)与控制栅极(Control Gate)。当内存进行编程(Program)时，适当的编程电压分别加到源极区、漏极区与控制栅极上，电子将由源极区经由信道(Channel)流向漏极区。在此过程中，将有部分的电子会穿过多晶硅浮置栅极层下方的穿隧氧化层(Tunneling Oxide)，而进入多晶硅浮置栅极层中，并且会均匀分布于整个多晶硅浮置栅极层中，此种电子穿越穿隧氧化层进入多晶硅浮置栅极层的现象，称为穿隧效应(TunnelingEffect)。闪存一般的操作机制是以信道热电子(Channel Hot-ElectronInjection)进行编程，并且利用Fowler-Nordheim穿隧(F-N Tunneling)进行擦除。但是，若多晶硅浮置栅极层下方的穿隧氧化层有缺陷(Defect)存在，则容易造成组件的漏电流，影响组件的可靠度。
为了解决闪存组件漏电流地问题，目前公知的一种方法是利用一电荷陷入层取代多晶硅浮置栅极，电荷陷入层的材质例如是氮化硅。而形成一种由氧化硅/氮化硅/氧化硅(ONO)复合层所构成的堆栈式(Stacked)栅极结构的EEPROM。因为电荷陷入层的材质为氮化硅而作为只读存储器的浮置栅极，所以此种EEPROM也称为氮化硅只读存储器(NROM)。因为，氮化硅层具有抓住电荷的效果，所以射入氮化硅层中的电子并不会均匀分布于整个氮化硅层中，而是以高斯分布的方式集中于氮化硅层的局部区域上。由于射入于氮化硅层的电子仅集中于局部的区域，因此，对于穿隧氧化层其缺陷的敏感度较小，组件漏电流的现象较不易发生。
此外，以氮化硅层取代多晶硅浮置栅极的另一项优点是，在组件编程时，电子仅会在接近源极或漏极上方的信道局部性地储存。因此，在进行编程时，可以分别对堆栈式栅极一端的源极区与控制栅极施加电压，而在接近于堆栈式栅极另一端的漏极区的氮化硅层中产生高斯分布的电子，并且也可以分别对堆栈式栅极一端的漏极区与控制栅极施加电压，而在接近于堆栈式栅极另一端的源极区的氮化硅层中产生高斯分布的电子。故而，通过改变控制栅极与其两侧的源极/漏极区所施加电压，可以在单一的氮化硅层中存在两群具有高斯分布的电子、单一群具有高斯分布的电子或是不存在电子。因此，此种以氮化硅材质取代浮置栅极的闪存，可以在单一的存储单元中写入四种状态，为一种单一存储单元二位(1cell 2bit)的闪存。
然而，在一般的氮化硅只读存储器的制造过程中，由于工艺环境的影响，例如使用等离子体(Plasma)等将会使得电荷沿着金属移动，发生所谓的天线效应(Antenna Effect)，瞬间的电荷不平衡，将使部分电荷陷入氧化硅/氮化硅/氧化硅(ONO)复合层中，造成只读存储器组件形成不均匀的编程(Program)现象，进而导致启始电压的分布(0.3伏特至0.9伏特)过大的问题。
为了解决上述问题，公知的一种解决天线效应所造成只读存储器组件编程问题的方法，是在基底中形成与字符线电性相连的二极管。当瞬间的电荷达到一定值，则通过电崩溃的方式将电荷释放。然而当电压小于二极管的崩溃电压时，电荷仍然可能会陷入氧化硅/氮化硅/氧化硅(ONO)复合层的氮化硅层中，而造成组件被编程的问题。而且采用此种方式，会降低输入的电压，而影响写入的速度。发明内容
因此，本发明的目的在于提供一种防止天线效应的氮化硅只读存储器的结构，可使工艺过程所产生的电荷导入基底中，防止非挥发性内存件所使用的氧化硅//氮化硅/氧化硅(ONO)复合层损伤或编程的现象，且不会降低输入的电压，而影响组件操作的速度。
本发明提供一种防止天线效应的氮化硅只读存储器的结构，此结构由一字符线、一电荷捕捉层以及一金属保护线所组成。其中字符线覆盖于基底上，且字符线是由一硅化金属层与一多晶硅层组成。电荷捕捉层位于字符线与基底之间，且电荷捕捉层为一氧化硅/氮化硅/氧化硅(ONO)复合层结构中的氮化硅层。金属保护线覆盖于基底之上，连接字符线以及位于基底中的一接地掺杂区，且金属保护线的阻值高于字符线。
本发明通过形成金属保护线，使得在含有等离子体的后续工艺过程中所产生的电荷可以经由金属保护线与接触窗导入基底的接地掺杂区中，因此瞬间不平衡的电荷可以由基底流走，以避免电荷陷入氧化硅/氮化硅/氧化硅(ONO)复合层中所造成的问题。
而且，因为金属保护线的电阻值较字符线高，当工艺过程结束(Fab-Out)后，可以使用高电流将金属保护线烧断。所以具有本发明金属层保护线的氮化硅只读存储器组件在操作时，并不会降低输入的电压而使得写入的速度变慢。
因此，本发明可以使工艺过程中所产生的电荷可以导入基底中，以防止对非挥发性只读存储器的氧化硅/氮化硅/氧化硅(ONO)复合层造成损伤或编程的现象。且当工艺过程结束(Fab-Out)之后，可以使用高电流将金属保护线烧断，使只读存储器组件可以正常操作。附图说明
图1A至图1C为根据本发明较佳实施例的氮化硅只读存储器组件的制造流程(Layout)俯视图。
图2A至图2C为图1A至图1C的I-I’线切面的制造流程剖面图。
100：基底
102：隔离区
104：氮化硅只读存储器存储单元
106：复合层
108：栅极导体层
110：穿隧氧化层
112：氮化硅层
114：氧化硅介电层
116：多晶硅层
118：金属硅化物层
120：接地掺杂区
122：介电层
124、126、128：开口
130、132、134：接触窗
136：金属内联机
138：金属保护线具体实施方式
本发明所公开的一种防止天线效应的氮化硅只读存储器组件的结构，请同时参照图1A至图1C与图2A至图2C以详细的说明本发明的较佳实施例。图1A至图1C为依照本发明较佳实施例的一种氮化硅只读存储器组件的制造流程俯视图。而图2A至图2C为本发明较佳实施例的图1A至图1C中沿I-I’线的制造流程剖面图。
首先，请参照图1A与图2A，提供一基底100，例如为硅基底，在此基底100中形成隔离区102。隔离区102的形成方法例如是局部区域热氧化法(Local Oxidation，LOCOS)或浅沟渠隔离法(ShallowTrench Isolation，STI)。
然后，于基底100上形成氮化硅只读存储器存储单元104，此氮化硅只读存储器存储单元104包括一层复合层106以及位于复合层106上的一栅极导体层108。复合层106具有由穿隧氧化层110、氮化硅层112与氧化硅介电层114所组成的氧化硅/氮化硅/氧化硅(ONO)结构。其中氮化硅层112作为氮化硅只读存储器的电荷捕捉层。形成复合层106的方法例如是化学气相沉积法(Chemical VaporDeposition，CVD)。栅极导体层108是作为氮化硅只读存储器的字符线。此栅极导体层108的材质例如是多晶硅化金属层。形成栅极导体层108的步骤包括先形成一层经掺杂的多晶硅层116后，再于此多晶硅层116上形成一层金属硅化物层118。而金属硅化物层118的材质包括硅化钨等。其中，形成掺杂多晶硅层116的方法例如是以临场(in-situ)掺杂离子的方式，利用化学气相沉积法形成。形成金属硅化物层118的方法例如是以六氟化钨以及硅烷为反应气体源，利用低压化学气相沉积法形成。
接着，于基底100中形成一接地掺杂区120。形成接地掺杂区120的方法例如是先于基底100上形成一图案化光阻层(未标出)，然后进行一离子植入工艺过程，于图案化光阻层所裸露的基底100中植入掺质，再移除图案化光阻层，而形成接地掺杂区120。
接着，请参照图1B与图2B，于基底100上形成一层介电层122，此介电层122的材质包括氧化硅、磷硅玻璃或硼磷硅玻璃，形成介电层122的方法例如是化学气相沉积法。
之后，使用微影蚀刻技术于介电层122中形成开口124、126、128。其中开口124暴露部分接地掺杂区120的表面。开口126、128暴露部分金属硅化物层118的表面。
然后，于介电层122上形成一层导体层(未标出)，导体层填满开口124、126、128，而形成接触窗130、132、134。导体层的材质例如是阻值高于金属硅化物层的材质。形成导体层的方法包括物理气相沉积法或化学气相沉积法。形成导体层后，通常会进行一化学机械研磨工艺过程(Chemical Mechanical Polishing，CMP)使其平坦化。
之后，使用微影蚀刻技术图案化导体层，以形成金属内联机136以及金属保护线138。其中金属内联机136通过接触窗134与栅极导体层108(字符线)电性接触。而金属保护线138则通过接触窗132与栅极导体层108(字符线)电性接触，同时金属保护线138也通过接触窗130与接地掺杂区120电性接触。
接着，请参照图1C与图2C，减薄金属保护线138的厚度，使得金属保护线138能够在氮化硅只读存储器存储单元的工艺过程结束后，经由一高电流就可以轻易的烧断。减薄金属保护线138的厚度的步骤例如是先于基底100上形成一层图案化光阻层(未标出)，此图案化的光阻层覆盖住金属内联机并暴露金属保护线138。然后进行蚀刻工艺过程，移除部分金属保护线138，使金属保护线138的厚度变薄。由于金属保护线138的厚度变薄了，使得金属保护线138的电阻值增加，因此在所有工艺过程结束后可以使用高电流将金属保护线138烧断。
依上述的制造方法，可形成本发明所提供的防止天线效应的氮化硅只读存储器组件的结构。请参照图1C与图2C，详细说明本发明所公开的防止天线效应的氮化硅只读存储器组件的结构，其包括基底100、隔离区102、复合层106(电荷捕捉层)、栅极导体层108(字符线)、接地掺杂区120、介电层122、接触窗130、接触窗132、接触窗134、金属内联机136以及金属保护线138。其中栅极导体层108(字符线)覆盖于基底100上，且栅极导体层108是由多晶硅层116与金属硅化物层118所组成。复合层106(电荷捕捉层)位于栅极导体层108与基底100之间，且电荷捕捉层为氧化硅/氮化硅/氧化硅(ONO)结构中的氮化硅层112。接地掺杂区120位于基底100中，并通过隔离区102使接地掺杂区120与栅极导体层108(字符线)隔离。介电层122覆盖于整个基底100上。接触窗130位于介电层122中并连接基底100内的接地掺杂区120。接触窗132位于介电层122中并连接栅极导体层108(字符线)。接触窗134位于介电层122中并连接栅极导体层108(字符线)。金属内联机136位于介电层122上并通过接触窗134与栅极导体层108(字符线)电性连接。金属保护线138位于隔离区102上，其一端通过接触窗132与栅极导体层108(字符线)电性连接，另一端通过接触窗130与接地掺杂区120电性连接。
根据上述本发明的较佳实施例所述，通过形成金属保护线138将工艺过程所产生的电荷导入基底100中，因此在含有等离子体的后续工艺过程中，虽然属于高压环境，但所产生的电荷量少，电流可以经由接触窗132、金属保护线138与接触窗130导入基底100的接地掺杂区120中，故而瞬间不平衡的电荷可以由基底100流走，可以避免因电荷陷入氧化硅/氮化硅/氧化硅(ONO)复合层106的氮化硅层(电荷捕捉层)中所造成的问题。
而且，因为金属保护线138的电阻值较字符线高，当工艺过程结束(Fab-Out)之后，可以使用高电流将金属保护线138烧断。所以具有本发明的金属层保护线138的氮化硅只读存储器组件在操作时，并不会降低输入的电压而使得写入的速度变慢。
因此，本发明的优点在于通过一高电阻值的金属保护线连接字符线与基底使工艺过程中所产生的电荷可以导入基底中，以避免对非挥发性只读存储器的氧化硅/氮化硅/氧化硅(ONO)复合层造成损伤或编程的现象。且当工艺过程结束(Fab-Out)之后，可以使用高电流将金属保护线烧断，使只读存储器组件可以正常操作。