半导体装置的制造方法 【技术领域】
本发明涉及一种包括存储器区域和逻辑电路区域的半导体装置地制造方法，特别涉及一种在存储器区域形成的非易失性存储装置相对于1个字栅有2个电荷积蓄区域的半导体装置的制造方法。背景技术
作为非易失性半导体装置的1种类型，沟道区域和控制栅之间的栅极绝缘层由氧化硅层和氮化硅层的层叠体所构成，具有在所述氮化硅层上俘获电荷的MONOS(Metal Oxide Nitride Oxide Semiconductor)型或者SONOS(Silicon Oxide Nitride Oxide Semiconductor)型。
作为MONOS型非易失性半导体存储装置，周知的有图16所示的器件(文献：Y.Hayashi，et al.，2000 Symposium on VLSI Technology Digest ofTechnical Papers p.122-p.123)。
该MONOS型存储单元100，是在半导体基板10上通过介入第1栅极绝缘层12形成字栅14。然后，在字栅14的两侧分别配置侧壁状的第1控制栅20和第2控制栅30。在第1控制栅20的底部和半导体基板10之间，有第2栅极绝缘层22，在第1控制栅20的侧面和字栅14之间有绝缘层24。同样，在第2控制栅30的底部和半导体基板10之间，有第2栅极绝缘层22，在第2控制栅30的侧面和字栅14之间有绝缘层24。并且，在相邻存储单元的，相对向的控制栅20和控制栅30之间的半导体基板10上，形成有构成源极区域和漏极区域的杂质层16、18。
这样，1个存储单元100，在字栅14的侧面上具有2个MONOS型存储元件。另外，这2个MONOS型存储元件可以独立控制。因此，1个存储单元100可以存储2比特的信息。发明内容
本发明的目的在于提供一种包括具有2个电荷积蓄区域的MONOS型非易失性存储装置的半导体装置的制造方法，而且是让包括MONOS型的存储单元的存储器区域和包括存储器外围电路等的逻辑电路区域在同一基板上形成的方法。
本发明的半导体装置的制造方法，是由包括非易失性存储装置的存储器区域和包括该非易失性存储装置的外围电路的逻辑电路区域所构成的半导体装置的制造方法，包括以下工序：
在半导体层的上方形成第1绝缘层的工序；
在所述第1绝缘层的上方形成第1导电层的工序；
在所述第1导电层的上方形成阻挡层的工序；
对所述存储器区域内的所述阻挡层和所述第1导电层进行模样化的工序；
至少在所述半导体层的上方和所述第1导电层的两侧面形成ONO膜的工序；
至少在所述存储器区域的整个面上形成第2导电层的工序；
通过对所述第2导电层进行各向异性蚀刻、至少在所述存储器区域内的所述第1导电层的两侧面通过介入所述ONO膜形成侧壁状的控制栅的工序；
将所述逻辑电路区域内的所述阻挡层除去的工序；
通过对所述逻辑电路区域内的所述第1导电层进行模样化，在该逻辑电路区域内形成绝缘栅场效应三极管的栅极电极的工序；
至少在所述栅极电极的两侧面上形成侧壁绝缘层的工序；
形成成为所述非易失性存储装置的源极区域和漏极区域的第1杂质层，和形成所述绝缘栅场效应三极管的源极区域和漏极区域的第2杂质层的工序；
在所述第1杂质层、所述第2杂质层以及所述栅极电极的表面上形成硅化物层的工序；
在所述存储器区域和所述逻辑电路区域的整个面上形成第2绝缘层的工序；
让所述存储器区域内的所述阻挡层露出并且不让所述逻辑电路区域内的所述栅极电极露出地对所述第2绝缘层进行研磨的工序；
将所述存储器区域内的所述阻挡层除去的工序；
通过对所述存储器区域内的所述第1导电层进行模样化、在该存储器区域内形成所述非易失性存储装置的字栅的工序。附图说明
图1是表示半导体装置的存储器区域的布局的俯视图。
图2是表示半导体装置主要部分的俯视图。
图3是表示沿图2的A-A线部分的剖面图。
图4是表示图1至图3所示的半导体装置的制造方法的一工序的剖面图。
图5是表示图1至图3所示的半导体装置的制造方法的一工序的剖面图。
图6是表示图5所示的半导体装置的制造方法的一工序的剖面图。
图7是表示图1至图3所示的半导体装置的制造方法的一工序的剖面图。
图8是表示图1至图3所示的半导体装置的制造方法的一工序的剖面图。
图9是表示图1至图3所示的半导体装置的制造方法的一工序的剖面图。
图10是表示图1至图3所示的半导体装置的制造方法的一工序的剖面图。
图11是表示图1至图3所示的半导体装置的制造方法的一工序的剖面图。
图12是表示图1至图3所示的半导体装置的制造方法的一工序的剖面图。
图13是表示图1至图3所示的半导体装置的制造方法的一工序的剖面图。
图14是表示图1至图3所示的半导体装置的制造方法的一工序的剖面图。
图15是表示图1至图3所示的半导体装置的制造方法的一工序的剖面图。
图16是表示周知的MONOS型存储单元的剖面图。
图17是表示半导体装置的存储器区域布局的俯视图。具体实施例
图1及图17是依据本实施例的制造方法获得的半导体装置的存储器区域布局的俯视图。图2是本实施例的半导体装置的局部的俯视图。图3是沿图2的A-A线的剖面图。
图1～图3以及图17所示的半导体装置，包括将MONOS型非易失性存储装置(以下称为“存储单元”)100、以多行及多列地排列成网格状而构成存储单元阵列的存储器区域1000、和由存储器的外围电路等构成的逻辑电路区域2000。
(器件的构成)
首先，参照图1以及图17说明存储器区域1000的布局。
图1表示作为存储器区域1000的一部分的第1区块B1和与其相邻的第2区块B2。图17表示第1区块B1和第1区块B1的触点构造。
在第1区块B1和第2区块B2之间的一部分区域上，形成元件分隔区域300。在各区块B1、B2中，设置沿X方向(行方向)延伸的多条字线50(WL)，和在Y方向(列方向)延伸的多条比特线60(BL)。一条字线50与在X方向配置的多个字栅14连接。比特线60由杂质层16、18构成。
构成第1以及第2控制栅20、30的导电层40，形成为包围各杂质层16、18。即，第1、第2控制栅20、30分别沿Y方向延伸，1组的第1、第2控制栅20、30的一方端部，通过沿X方向延伸的导电层相互连接。另外，1组的第1、第2控制栅20、30的另一方端部，均连接公共接触部200上。因此，各第1、第2控制栅20、30，具有存储单元的控制栅的功能和作为连接沿Y方向配置的各控制栅的布线的功能。
单个的存储单元100包括1个字栅14、形成在该字栅14两侧的第1、第2控制栅20、30、以及成为这些控制栅20、30的外侧并形成在半导体基板上的杂质层16、18。而杂质层16、18分别由相邻存储单元100所共有。
作为在Y方向相邻的杂质层16，形成在区块B1内的杂质层16与形成在区块B2内的杂质层16，是通过形成在半导体基板内的连接用杂质层400相互电连接的。该连接用杂质层400相对于杂质层16在控制栅的公共接触部200的相反侧形成。
在该连接用杂质层400上形成有触点350。由杂质层16构成的比特线60通过该触点350与上层的布线层电连接。
同样，在Y方向相邻的2个杂质层18，在没有配置公共接触部200的一侧，通过连接用杂质层400相互电连接(参见图17)。
从图1可以看出，在1个区块中，多个公共接触部200的平面布局是通过相互交替地使其形成在杂质层16和杂质层18的不同一侧，而构成的锯齿状。同样，如图17所示，在1个区块中，多个连接用杂质层400的平面布局是通过相互交替地使其在杂质层16和杂质层18的不同一侧，而构成的锯齿状。
以下，参照图2及图3，说明半导体装置的平面构造以及截面构造。在和存储器区域1000相邻的位置上，例如形成有构成存储器的外围电路的逻辑电路区域2000。存储器区域1000和逻辑电路区域2000由元件分隔区域300进行电隔离。在存储器区域1000中，至少形成存储单元100。在逻辑电路区域2000中，至少形成构成逻辑电路的绝缘栅场效应三极管(以下称为“MOS三极管”)500。
首先说明存储器区域1000。
存储单元100包括在半导体基板10的上方通过介入第1栅极绝缘层12形成的字栅14、在半导体基板10内形成的构成源极区域和漏极区域的杂质层16、18、分别沿字栅14的两侧形成的呈侧壁状的第1及第2控制栅20、30。另外， 在杂质层16、18上形成硅化物92。
第1控制栅20，是通过介入第2栅极绝缘层22形成在半导体基板10的上方，并且通过介入侧绝缘层24形成在字栅14的一个侧面。同样，第2控制栅30，是通过介入第2栅极绝缘层22形成在半导体基板10的上方，并且通过介入侧绝缘层24形成在字栅14的另一个侧面。
第2栅极绝缘层22以及侧绝缘层24为ONO膜。具体地讲，第2栅极绝缘层22以及侧绝缘层24是底部氧化硅层(第1氧化硅层)、氮化硅层、顶部氧化硅层(第2氧化硅层)的层叠膜。
第2栅极绝缘层22的第1氧化硅层在沟道区域和电荷积蓄区域之间形成势垒(potential barrier)。
第2栅极绝缘层22的氮化硅层作为捕获载流子(例如电子)的电荷积蓄区域发挥作用。
第2栅极绝缘层22的第2氧化硅层在控制栅和电荷积蓄区域之间形成势垒(potential barrier)。
侧绝缘层24分别将字栅14和控制栅20、30电隔离。另外，为了防止字栅14和第1、第2控制栅20、30之间短路，侧绝缘层24的上端，相对于半导体基板10而言位于控制栅20、30上端的上方。
侧绝缘层24和第2栅极绝缘层22由同一成膜工序形成，因此，二者的层构造相同。
在相邻的存储单元100中，在相邻的第1控制栅20和第2控制栅30之间形成埋入绝缘层70。该埋入绝缘层70至少不让控制栅20、30露出地将其覆盖。具体地讲，埋入绝缘层70的上面，相对于半导体基板10而言位于侧绝缘层24上端的上方。通过这样形成埋入绝缘层70，可以确保让第1、第2控制栅20、30和字栅14以及比特线50之间电隔离。
在公共接触部200，形成向控制栅20、30提供给定电位的导电层。公共接触部200由第1接触绝缘层212、第2接触绝缘层210、第1接触导电层214、第2接触导电层232、第3接触绝缘层252以及第3接触导电层260构成。
第1接触绝缘层212和第1栅极绝缘层12由同一工序形成。
第2接触绝缘层210和第2栅极绝缘层22以及侧绝缘层24由同一工序形成。因此，第2接触绝缘层210由第1氧化硅层、氮化硅层以及第2氧化硅层的层叠体构成。
第1接触导电层214和字栅14由同一工序形成。第1接触导电层214在第2接触绝缘层210的外侧形成。
第2接触导电层232在第2接触绝缘层210的内侧形成。第2接触导电层232和第1、第2控制栅20、30由同一工序形成，并与第1、第2控制栅20、30连接。因此，第2接触导电层232和控制栅20、30是由相同的材料形成的。
第3接触绝缘层252在第2接触导电层232的内侧形成。第3接触绝缘层252和侧壁绝缘层152由同一工序形成。
第3接触导电层260由与字线50相同的工序形成，并与第1接触导电层214和第2接触导电层232连接。
在逻辑电路区域2000中，形成有MOS三极管500。MOS三极管500包括在半导体基板10的上方通过介入第3栅极绝缘层122形成的栅极电极142、构成形成在半导体基板10内的源极区域和漏极区域的杂质层162、182、分别沿栅极电极142的两侧形成的侧壁绝缘层152。进一步，在杂质层162、182的上面形成硅化物层192，在栅极电极142的上面形成硅化物层194。
在逻辑电路区域2000中，MOS三极管500由绝缘层270所覆盖，该绝缘层270与埋入绝缘层70由同一工序形成。
在存储器区域1000和逻辑电路区域2000的边界区域上，如图2以及图3所示，形成和字栅14以及栅极电极142相同材料构成的边界部140c。该边界部140c的至少一部分在元件隔离区域300的上方形成。
在边界部140c的一个侧面(存储器区域1000一侧)上，形成与控制栅20、30相同材质的侧壁状导电层20a。该侧壁状导电层20a沿Y方向延伸，经公共接触部200与相邻的控制栅30电连接。该侧壁状导电层20a不作为存储单元的控制栅使用。但是，通过让侧壁状导电层20a与相邻的控制栅30电连接，可以让与侧壁状导电层20a相邻的控制栅30的电特性和其他控制栅的电特性相同。
另外，在边界部140c的另一个侧面(逻辑电路区域2000一侧)上，形成有通过与MOS三极管500的侧壁绝缘层152的形成相同的工序所形成的侧壁状绝缘层152。
在形成了存储单元100和MOS三极管500的半导体基板10上，形成层间绝缘层72。在层间绝缘层72上，例如形成到达公共接触部200的第3接触导电层260的连接孔。在该连接孔内填充钨插塞或者铜插塞等的导电层82，该导电层82与在层间绝缘层72上形成的布线层80连接。
(半导体装置的制造方法)
以下参照图4～图15说明本实施例的半导体装置的制造方法。各剖面图与沿图2的A-A线的部分对应。在图4～图15中，和图1～图3所示部分实质上是相同的部分采用相同的符号，并省略其重复说明。
(1)如图4所示，首先，在半导体基板10的表面上，采用沟槽隔离法形成元件隔离区域300。然后，通过离子注入，在半导体基板10内形成接触用杂质层400(参照图1)。
然后，在半导体基板10的表面上，形成构成栅极绝缘层的绝缘层120。然后，在绝缘层120上沉积构成字栅14和栅极电极142的栅极层140。栅极层140由掺杂多晶硅构成。然后，在后面的CMP工序中在栅极层140上形成阻挡层S100。阻挡层S100由氮化硅层构成。
(2)然后，形成覆盖逻辑电路区域2000全部的、并且伸出到存储器区域1000的一部分的抗蚀层(图中未画出)。然后，以该抗蚀层作为掩膜对阻挡层S100进行模样化。然后，以模样化后的阻挡层S100作为掩膜，对栅极层140进行蚀刻。如图5所示，在存储器区域1000中，栅极层140成为模样化后的栅极层140a。另一方面，在该工序中，逻辑电路区域2000内的栅极层140不进行模样化(以下为方便起见将逻辑电路区域内的栅极层140称为140b)。
模样化后的状态如俯视图图6所示。通过该模样化，在存储器区域1000内的栅极层140以及阻挡层S100的层叠体中设置开口部160、180。开口部160、180与在后面进行的离子注入所形成杂质层16、18的区域大致相对应。然后，在以后的工序中，沿开口部160、180的侧面形成侧绝缘层和控制栅。
(3)如图7所示，在半导体基板10上，在整个面上形成ONO膜220。ONO膜220通过依次沉积第1氧化硅层、氮化硅层以及第2氧化硅层而形成。第1氧化硅层例如可以采用热氧化法、CVD法进行成膜。氮化硅层例如可以采用CVD法成膜。第2氧化硅层可以采用CVD法、具体地讲采用高温氧化法(HTO)进行成膜。最好在这些层成膜之后，进行退火处理，让各层致密化。
ONO膜220，通过后面的模样化处理，成为第2栅极绝缘层22以及侧绝缘层24、以及第2接触绝缘层210(参见图3)。
(4)如图8所示，在ONO膜220的整个面上形成掺杂多晶硅层230。掺杂多晶硅层230在后面被蚀刻，成为构成控制栅20、30的导电层40(参见图1)以及公共接触部200的第2导电层232(参见图3)。
然后，在形成公共接触部的区域上形成抗蚀层R100。
(5)如图9所示，通过以抗蚀层R100作为掩膜对掺杂多晶硅层230(参见图8)全面实行各向异性蚀刻，形成第1及第2控制栅20、30和第2接触导电层232。
即，通过该蚀刻工序，沿存储器区域1000的开口部160、180(参见图6)的侧面，形成侧壁状的控制栅20、30。与此同时，在由抗蚀层R100(参见图8)所掩膜的部分上形成第2接触导电层232。另一方面，将沉积在逻辑电路区域2000内的掺杂多晶硅层230完全除去。但是，在边界区域，在栅极层140b的一方端部(存储器区域1000一侧)的侧面上，掺杂多晶硅层230以侧壁状残存。然后除去抗蚀层R100。
(6)如图10所示，形成覆盖存储器区域1000的整个区域、并延伸到逻辑电路区域的一部分的抗蚀层R200。然后，以抗蚀层R200作为掩膜在逻辑电路区域2000中将ONO膜220和阻挡层S100除去。通过该蚀刻，除了边界区域以外将逻辑电路区域2000内的阻挡层S100全部除去。
这时，位于存储器区域1000和逻辑电路区域2000之间的边界区域的栅极层140b，即由所述(2)的蚀刻工序中所使用的抗蚀层和该(6)的蚀刻工序中所使用的抗蚀层R200共同所覆盖的区域，在后面的工序中成为边界部140c(参见图3)。另外，由该模样化所形成的阻挡层S100a比存储器区域1000内的其他阻挡层S100的宽度要宽。然后将抗蚀层R200除去。
(7)如图11所示，形成用于形成栅极电极142的抗蚀层R300。该抗蚀层R300的模样为覆盖存储器区域1000的全部，和逻辑电路区域2000内的指定部分。然后通过以该抗蚀层R300作为掩膜对栅极层140b(参见图10)进行蚀刻，在逻辑电路区域2000内形成栅极电极142。另外，通过该蚀刻，在边界区域以抗蚀层R300阻挡层S100a作为掩膜对边界部140c进行自身匹配性模样化。
然后，除去抗蚀层R300。然后，通过掺入N型杂质，在逻辑电路区域2000中形成源极区域以及漏极区域的延伸层161、181。
(8)如图12所示，在存储器区域1000以及逻辑电路区域2000中，在整个面上形成氧化硅或者氮化硅的绝缘层250。
(9)如图13所示，通过对绝缘层250(参见图12)全面进行各向异性蚀刻，在逻辑电路区域2000中，在栅极电极142的两侧面上形成侧壁绝缘层152。与此同时，在边界部140c的逻辑电路区域2000侧的侧面上形成侧壁绝缘层152。另外，在控制栅20、30上让绝缘层152a残存。另外，形成覆盖第2接触导电层232的第3接触绝缘层252。进一步，通过该蚀刻，在后面工序中将在形成硅化物层的区域上沉积的绝缘层除去，露出半导体基板。
然后，通过离子注入N型杂质，在半导体基板10内，形成构成存储器区域1000的源极区域以及漏极区域的杂质层16、18和构成逻辑电路区域2000的源极区域以及漏极区域的杂质层162、182。
然后，全面沉积硅化物形成用的金属。作为硅化物形成用的金属，例如可以是钛或者钴。然后，通过让在杂质层16、18、162、182和栅极电极142上形成的金属进行硅化反应，在杂质层16、18上面形成硅化物层92，在杂质层161、182上面形成硅化物层192，在栅极电极142上面形成硅化物层194。因此，通过该硅化工序，逻辑电路区域2000的MOS三极管500，其栅极电极、源极以及漏极均进行自身匹配性硅化。并且，在同一硅化工序中，存储器区域1000的存储单元100，其源极以及漏极表面也进行自身匹配性硅化。
然后，在存储器区域1000和逻辑电路区域2000中，全面形成氧化硅或者氮化硅等的绝缘层270。绝缘层270覆盖阻挡层S100和S100a。
(10)如图14所示，采用CMP法对绝缘层270进行研磨直到露出阻挡层S100、S100a为止，对绝缘层270进行平整处理。通过该研磨，在夹住控制栅20、30而形成对向的2个侧绝缘层24之间残存绝缘层270，并成为埋入绝缘层270。
这时，在存储器区域1000中，在栅极层140a以及阻挡层S100的侧面形成的侧绝缘层24的上端，与第1、第2控制栅20、30的上端相比，相对于半导体基板10要位于上方位置。另外，在逻辑电路区域2000中，MOS三极管500由绝缘层270完全覆盖。
因此，在该研磨工序结束阶段，在称为字栅14的栅极层140a和边界部140c的上方分别存在阻挡层S100和S100a。另一方面，在栅极电极142的上方没有阻挡层，只有绝缘层270。
(11)阻挡层S100、S100a(参见图14)采用热磷酸除去。其结果至少让栅极层140a和边界部140c的上面露出。然后，在整个面上沉积掺杂多晶硅层。
然后，如图15所示，在所述掺杂多晶硅层上形成模样化的抗蚀层R400。通过以该抗蚀层R400作为掩膜，对所述掺杂多晶硅层进行模样化，形成字线50和第3接触导电层260。
接下来，以抗蚀层R400作为掩膜，对栅极层140a(参见图14)进行蚀刻，通过该蚀刻，除去在上方没有形成字线50的栅极层140a。其结果，形成阵列状配置的字栅14。栅极层140a除去的区域，与后面形成的P型杂质层(元件隔离用杂质层)15的区域对应(参见图2)。
另外，在该蚀刻工序中，由于成为第1、第2控制栅20、30的导电层30由埋入绝缘层270覆盖，不进行蚀刻而残留。另外，由于逻辑电路区域2000的MOS三极管500由绝缘层270完全覆盖，不会受到该蚀刻的影响。
然后，在半导体基板10中全面掺入P型杂质。这样，在Y方向上在字栅14相互之间的区域上形成P型杂质层(元件隔离用杂质层)15(参见图2)。由该P型杂质层15可以将非易失性半导体存储装置100相互之间确保进行元件隔离。
(12)然后，在形成第1层间绝缘层之后，采用周知的方法形成连接孔，形成连接孔内的导电层以及第1布线层。例如，如图3所示，在层间绝缘层72上形成连接孔之后，形成与公共接触部200连接的导电层82以及布线层80。在该工序中，在逻辑电路区域2000中也可以同样形成连接部和布线层。
根据以上的工序，可以制造出图1、图2以及图3所示的半导体装置。
依据该制造方法具有以下优点。
第一、根据所述(9)的工序，形成存储单元100的源极区域以及漏极区域16、18和形成MOS三极管500的源极区域以及漏极区域162、182的离子注入工序可以采用同一工序进行。
第二、根据所述(9)的工序，在存储单元100的源极区域以及漏极区域16、18上和在MOS三极管500的栅极电极142、源极区域以及漏极区域162、182上自身匹配地形成硅化物层的工序可以采用同一工序进行。
第三、在对存储单元100的字栅14进行模样化的所述(11)的工序中，由于MOS三极管500被绝缘层270所覆盖，MOS三极管500不会暴露在蚀刻气体中，因此在特性上不会受到影响。
第四、在形成侧壁状的控制栅的所述(5)的工序中，不作为存储单元的控制栅的侧壁状导电层只是在边界区域140c的侧部上形成导电层20a。但是，通过让该导电层20a与相邻的控制栅30连接，该控制栅30的电特性，可以和其他控制栅的电特性相同。即，在本实施例中，不会形成多余的侧壁状导电层。
以上虽然说明了本发明的一实施例，但本发明并不限定于此，只要在本发明的要旨范围内可以进行各种变形。例如，在所述实施例中，作为半导体层虽然采用区块状的半导体基板，也可以采用SOI基板的半导体层。