可随机编程的非挥发 半导体存储器 技术领域
本发明提供一种非挥发半导体存储器(non-volatile semiconductormemory)，尤其是涉及一种可随机编程(random programming)的NAND型非挥发半导体存储器。
背景技术
由于快闪(flash)可电擦除可编程只读存储器(electrically erasableprogrammable read-only memory，EEPROM)具有高密度等优点，在现今的可重复电写入的非挥发性(或称永久性)数据储存用途方面，有相当广泛的应用。快闪存储器主要的制作工艺架构可分为NOR型及NAND型两种，产品分别为程序转换为主的储存程序快闪存储器(code flash)，以及数据存取为主的储存数据快闪存储器(data flash)。前者因为程序转换、读取快速，多用于移动电话，至于后者则因密度较高，故为数字摄影机、资讯家电等产品的存储卡所用。其中，NAND型快闪存储器由于需求日增，故其发展的潜力无限。就目前快闪EEPROM而言，又可分为数种不同的形式，其中之一即为利用双向(bi-directional)福乐诺汉隧穿机制(Fowler-Nordheim tunnelingmechanism，FN)来运作的EEPROM。
请参阅图1，图1为现有NAND型EEPROM 10的剖面示意图。如图1所示，NAND型EEPROM 10包含有一半导体基底12，具有一存储器区；一半导体井(semiconductor well)14，设于该存储器区内的半导体基底12中；多个NAND存储串区块(NAND cell block)B，设于半导体基底12的半导体井14上；以及一位线(bit line)BL1，设于半导体基底12上方。并且，NAND存储串区块B包含有多个可重复写入的存储单元(memory cell)M，且其沿着位线BL1的方向，彼此间以串联形式相连接，同时，在同一位线BL1下方的相邻存储器M共用其下地掺杂区以做为源极(source)及漏极(drain)而形成NAND型存储单元。例如，存储单元M114以掺杂区16做为源极，而以掺杂区18做为漏极，然而，掺杂区18也同时为存储单元M115的源极。此外，存储单元M具有一堆叠栅极(stacked gate)结构，例如，存储单元M114的上层为控制栅(control gate)20，下层为储存电荷的浮置栅(floating gate)22，其间以一绝缘膜(insulator film)24隔开。并且，该串联存储单元的一端藉由一插塞26电连接于位线BL1，且一选择晶体管(selecting transistor)ST设于该串联存储单元的另一端，并与一源极线(source line)SL电连接。同时，存储单元M的控制栅电连接于一垂直于位线BL1的字线(word line)(未示出)。如此，则由同一字线所驱动的所有串联存储单元即定义为一NAND存储串区块。
对于现有的NAND型EEPROM 10而言，当进行一编程模式时，必须要施加一高电压(如20V)至选定的字线方能驱动存储器的运作。同时，对于非选定的字线来说，也需要一不小的电压(如12V)才能将通道(channel)导通。这样则会非常耗电，并且，由于每条字线都得施加电压，在速度上也会显得缓慢。此外，由于高电压的存在，在可靠性方面也有可能发生问题，例如，发生结崩溃(junction breakdown)等情形。
发明内容
因此本发明的主要目的在于提供一种可随机编程(random programming)的非挥发半导体存储器(non-volatile semiconductor memory)，以解决上述现有技术存在的问题。
在本发明的最佳实施例中，一种可进行随机编程(random programming)的非挥发半导体存储器包含有：一第一导电型半导体基底，具有一存储器区；一第二导电型深离子井，设于该存储器区内的该半导体基底中；一第一导电型浅离子井(shallow well)，设于该深离子井内，且由一浅沟绝缘层(STI layer)所隔离；至少一NAND存储串区块(NAND cell block)，设于该浅离子井内的该半导体基底上；以及一位线，设于该半导体基底上方，用来藉由一延伸至该浅离子井的插塞(plug)，于一编程模式下提供该浅离子井一第一预定电压，而于一擦除模式下提供该浅离子井一第二预定电压。
由于本发明的非挥发半导体存储器是在深离子井内再形成一浅离子井，并将插塞延伸至该浅离子井内而作为一共同电极(common electrode)，因此可以避免现有方法中每条字线都得施加电压的需要。也就是说，根据本发明的结构，当该非挥发半导体存储器进行一编程模式时，只需将选定的字线施加一适当大小的电压即可，如此一来，则可大幅地节省电力，并缩短存取时间(access time)，进而提高存储器的效能。
附图说明
图1为现有NAND型EEPROM的剖面示意图。
图2为本发明NAND型非挥发半导体存储器的等效电路图。
图3为本发明NAND型非挥发半导体存储器的布局图。
图4为图3中NAND型非挥发半导体存储器沿着位线的剖视图。
图5为本发明NAND型非挥发半导体存储器的另一实施例。
图6为本发明中具有堆叠栅极结构的非挥发半导体存储器的操作条件。
图7为本发明中具有SONOS存储单元的非挥发半导体存储器的操作条件。
附图符号说明
10 NAND型EEPROM
12、32半导体基底 14半导体井
16、18掺杂区 20、46控制栅
22、48浮置栅 24绝缘膜
26、40、52插塞
30、50非挥发半导体存储器
34深离子井 36浅离子井
38浅沟绝缘层
42、44、54重掺杂区
B NAND存储串区块
M存储单元 SL源极线
SL′金属导线 ST选择晶体管
具体实施方式
请参阅图2，图2为本发明NAND型非挥发半导体存储器30的等效电路图。如图2所示，NAND存储串区块B包含有多个可重复写入的存储单元(memory cell)M，且其沿着位线(bit line)BL1的方向，彼此间以串联形式相连接。并且，该串联存储单元的一端电连接于位线BL1，而一选择晶体管(selecting transistor)ST则设于该串联存储单元的另一端，并与一源极线(sourceline)SL电连接。
请参阅图3及图4，图3为本发明NAND型非挥发半导体存储器30的布局图。图4为图3中NAND型非挥发半导体存储器30沿着位线BL1的剖视图。如图3及图4所示，NAND型非挥发半导体存储器30包含有一第一导电型半导体基底32，其具有一存储器区；一第二导电型深离子井34，设于该存储器区内的该半导体基底32中；一第一导电型浅离子井(shallowwell)36，设于该深离子井内，且由一浅沟绝缘层(STI layer)38所隔离；多个NAND存储串区块(NAND cell block)B，设于该浅离子井36内的该半导体基底32上；以及一位线BL，设于该半导体基底32上方，用来藉由一延伸至该浅离子井36的插塞(plug)40，于一编程模式下提供该浅离子井36一第一预定电压，而于一擦除模式下提供该浅离子井36一第二预定电压。
根据本发明的一优选实施例，半导体基底32为一P型半导体基底，而深离子井34为N型导电型，至于浅离子井36则为P型导电型。当然，本发明也适用于以N型导电型为半导体基底32的情形，此时，深离子井34为P型导电型，而浅离子井36则为N型导电型。并且，浅离子井36具有一井深(well depth)小于浅沟绝缘层38的厚度，于本实施例中，浅沟绝缘层38的厚度约为3000至4000。同时，深离子井34的掺杂剂量约为1×1012至1×1013atoms/m2，而浅离子井的掺杂剂量则为1×1013至1×1014atoms/m2左右。
此外，NAND存储串区块B包含有多个可重复写入的存储单元M，且其沿着位线BL的方向，彼此间以串联形式相连接，同时，在同一位线BL下方的相邻存储器M共用其下的掺杂区以做为源极(source)及漏极(drain)而形成NAND型存储单元。例如，存储单元M114以掺杂区42做为源极，而以掺杂区44做为漏极，然而，掺杂区44也同时为存储单元M115的源极。并且，根据本发明的一优选实施例，存储单元M具有一堆叠栅极(stacked gate)结构，例如，存储单元M114的上层为以多晶硅(polysilicon)形成的控制栅(control gate)46，下层为储存电荷的浮置栅(floating gate)48，其间以一绝缘膜(insulator film)50隔开，此绝缘膜50可为一氧氮氧膜(oxide-nitride-oxide，ONO)。当然，本发明的栅极结构也可为一SONOS的栅极结构，亦即，当浅离子井36上直接沉积一ONO层，而后再沉积一层多晶硅层做为控制栅46。同时，各垂直于位线BL的存储单元M的控制栅分别电连接于相对应的字线(word line)WL。如此，则由同一字线所驱动的所有串联存储单元即定义为一NAND存储串区块。
并且，该串联存储单元的一端藉由一插塞40电连接于位线BL，为了使此插塞40延伸至浅离子井36中，需在将接触孔(contact hole)蚀刻至浅离子井36表面后，再向下垂直地蚀刻贯穿存储单元漏极掺杂区至浅离子井36中。此外，如图5所示，源极线SL的形式，除了非挥发半导体存储器30中所表示的埋藏式(buried)重掺杂区SL1外，也可以一金属导线(metal wiring)SL1′经由插塞52来和重掺杂区54连接。
图6为本发明中具有堆叠栅极结构的非挥发半导体存储器的操作条件。如图6所示且以非挥发半导体存储器30为例，当非挥发半导体存储器30进行一编程模式时，需施加5V的电压于位线BL上。由于位线BL藉由延伸至浅离子井36的插塞40与浅离子井36电连接，故位线BL也将提供浅离子井5V的电压，而可视此浅离子井36为一共同电极(common electrode)。如此，则当选定一存储单元M来进行编程时，只需于选定的字线WL上施加一适当大小的电压，而不必对所有的字线WL施加电压，就可利用福乐诺汉隧穿机制(Fowler-Nordheim tunneling mechanism，FN)使得电子写入。在本发明的最佳实施例中，此施加于选定字线WL的电压约为-10V，而源极线SL为浮置(floating)，选择晶体管ST的栅极电压皆为0V。
此外，当非挥发半导体存储器30进行一擦除模式时，则需施加-10V的电压于源极线SL上。由于擦除模式是将所有的存储单元M一并进行擦除，故所有的字线WL都施加10V的电压。同样地，此时的位线BL为浮置(floating)，选择晶体管ST皆为0V，也是利用FN隧穿机制来进行擦除。意即，此非挥发半导体存储器30的运作是利用双向FN隧穿机制来进行。
并且，当非挥发半导体存储器30进行一读取模式时，则施加0V电压于位线BL上，并对选定的选择晶体管ST的栅极施加5V的电压，至于未选的选择晶体管STx的栅极则保持为0V。同时，将未选的字线WLx也施加5V的电压，而将选定的字线WL设为0V以进行读取，并施加1至5V电压于源极线SL。
如前所述，除了堆叠栅极结构外，本发明的非挥发半导体存储器也可利用SONOS存储单元来构成。至于此具有SONOS存储单元的非挥发半导体存储器的操作条件则如图7所示。由图7中可看出，于编程及擦除模式中，利用SONOS存储单元的非挥发半导体存储器所需的电压会较具有堆叠栅极结构者为低。也就是说，此利用SONOS存储单元来构成的非挥发半导体存储器，不仅制作工艺较为简单，同时也更为省电。
相比于现有的非挥发半导体存储器，本发明在深离子井内再形成一浅离子井，并将连接于位线的插塞延伸至该浅离子井内而作为一共同电极，如此则可以避免现有方法中每条字线都得施加电压的需要。并且，藉由本发明所揭露的非挥发半导体存储器结构，也可免除现有技术中所需的高驱动电压。换言之，根据本发明的结构，当该非挥发半导体存储器进行一编程模式时，只需将选定的字线施加一适当大小的电压即可，如此一来，则可大幅地节省电力，并缩短存取时间(access time)，进而提升存储器的效能。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的等效变化与修饰，都应属本发明专利的涵盖范围。