均匀插入比特的并行级联码交织方法及交织器 【技术领域】
本发明涉及一种数字通信系统中的纠错编码方法及装置，特别是一种在第三代移动通信系统中，实现均匀插入比特的并行级联码(Turbo Code)交织产生方法及交织器。属于通信技术领域。背景技术
并行级联码是在第三代移动通信系统中普遍采用的一种编译码方法，可以大大提高数据分组业务的译码性能。并行级联码在高斯信道中其性能接近于香农容量极限，并行级联码采用迭代，软输入/软输出的解码算法，在相同解码复杂度下性能大大超过传统的卷积编码。因为宽带码分多址(WCDMA-WidebandCode Division Multiple Access)系统的容量与信号信噪比关系密切，所以性能改善直接提高了系统容量。一般并行级联码的编码器由并行的两个递归卷积编码器，及在第二递归卷积编码器前的交织器(Turbo interleaver)组成。这两个卷积编码器称为并行级联码的组成编码器，信息比特由这两个编码器编码，第一个卷积编码器按照输入原始顺序编码，第二个卷积编码器按照交织器改变顺序后的信息比特顺序编码。根据所设定地码率，分别从原信息比特和两个卷积编码器的奇偶位输出。
并行级联码译码器组成如下：第一个成分码的系统和奇偶比特软判决(最大似然)信息输入到第一解码器。第一译码器将更新后的软判决似然值经过交织器后送入第二译码器。另外，第二译码器还接收更新过的原始信息比特，以及相应于奇偶比特信道软判决信息。关于更新过的似然信息，从第二译码器的软判决输出，反馈到第一译码器，然后重复此过程。此过程可重复任意多次，但只需要有限几次就可以，否则过多的迭代会造成输出饱和。最后一极为硬判决输出。
香农(shannon)信息论指出，在有噪声的信道上使用分组纠错编码或卷积码等时，只有当分组长度或卷积编码的约束长度n趋于无穷大时，纠错编码的性能才能接近香农的理论极限，如利用随机码平均性能可以达到理论值，但却很难实现。最常用的译码方法是极大似然算法(ML)，但该算法的复杂性却随n的增加而指数增加，直到实际上不可能实现的程度。因此很久以来人们一直在寻找码率接近香农理论值，误码率小，译码复杂度低的好码，并提出了许多构造好码的方法。1993年Berrou等人提出的并行级联码实际上是前人工作的巧妙综合和发展，最初的报告成果表明其译码性能可以接近香农理论值，如利用两个码率为1/2的卷积码并行级联而成的并行级联码，在信噪比为0.7dB时，误比特率可达10-5，但由于当时主要是数值模拟的结果，缺乏理论分析，因此最初人们的反应是怀疑，但以后几年各方面的研究不仅重复了上述结果，而且有很多理论和实际应用的发展，表明并行级联码确实提供了构造好码的途径，因此并行级联码很快成为国际信息论和编码理论界的研究热点，并试图应用到各种通信系统。
在第三代移动通信系统中，包括宽带码分多址系统(WCDMA)，码分多址2000系统(CDMA2000，Code Division Multiple Access)，时分方式的同步码分多址系统(TD-SCDMA，Time Division-Synchronization Code DivisionMultiple Access)系统都采用并行级联码作为数据信道的编译码方式。并行级联码译码性能明显优于卷积码，分组越长，性能提高越明显，非常适合于数据信道大分组的编译码。但并行级联码有两个最大的两个缺点：译码采用迭代算法，译码器时延长，译码算法复杂；在低信噪比下，译码效果不稳定，出现迭代失败或译码性能差等情况。在美国专利No.6,272,183专利中提到了在数字系统中采用凿孔的并行级联码结构，采用凿孔的并行级联码可以实现多种编码速率以适应信道质量变化，但没有考虑因为在不同位置凿孔会造成系统码和校验码分布不均匀，译码的效率较差；No.6,26 3,467专利中提到了采用一种改进系统符号迁移概率的并行级联码译码器结构，虽然可以提高译码器性能，但没有考虑交织器的结构改进，译码性能不均匀。我们提出的在凿孔的并行级联码中采用改进的交织器，可以均匀分布已知比特能量，均匀提高译码器性能，改进译码的随机性，提高了译码性能。发明内容
本发明的主要目的在于针对现有技术之不足而提供一种均匀插入比特的并行级联码交织方法及交织器，它改变发送端并行级联码编码器内交织器的交织方式，使输出系统码流确定的位置上插入比特，在接收端通过利用插入比特信号极高的能量，均衡提高各译码器译码性能。
本发明的目的是提供一种均匀插入比特的并行级联码交织方法及交织器，它使发送端交织器输出的系统码流确定中均匀分布插入比特，从而解决不等差错保护问题，提高并行级联码的译码性能。
为实现上述目的，本发明的方法技术方案包括以下步骤：
步骤1：在交织前，对数据分组，例如对长度为N的数据分组，共有M个的插入比特。首先确定交织前插入比特的位置，如插入比特按照1∶9比例均匀插入数据比特中，确定每个插入比特的位置；
步骤2：于交织器内部，将码流中的数据比特和插入比特分开；分别对数据比特和插入比特进行交织；选择插入比特的交织方法，根据交织器以最大随机性进行交织的原则，选择采用随机交织或其它交织方式进行交织；
步骤3：将交织后的插入比特根据交织顺序，依次交织后间隔的固定位置处；选择交织器中插入比特的特殊位置，原则是与交织前的插入比特位置距离最大，如插入比特按照1∶9比例均匀插入数据比特中，插入比特在位置1，11，21，31，…，则选择交织后的插入比特位置在5，15，25，与交织前插入比特位置1，11，21，31都距离5个比特以上，可以有效的增加码字的距离；
步骤4：数据比特交织后放入数据比特位置。数据比特的交织可以选择多种交织方式；
步骤5：合成整个交织后系统码分组输出。
本发明的交织器为一种均匀插入比特的并行级联码交织器，它至少包括如下装置：
第一装置，接收一定长度数据分组的码流；
第二装置，用于确定码流中插入比特的位置，并区分数据比特和插入比特；
第一交织装置，用于交织插入比特，并将交织后的插入比特根据交织顺序，依次交织后间隔的固定位置处；
第二交织装置，用于交织数据比特，并将数据比特交织后放入数据比特位置；
合成装置，用于将分别交织后的数据比特和插入比特合成分组码流输出。
根据交织器以最大随机性进行交织的原则，第一交织装置采用随机交织法进行交织，或其它交织方式进行交织。
第一交织装置将插入比特为均匀分布地等间隔插入，并且插入的固定位置为交织前插入比特距离中间位置，该距离为最大距离，可以有效的增加码字的距离。
根据上述技术方案分析可知，本发明改变发送端并行级联码编码器内交织器的交织方式，使输出系统码流在确定的位置上平均分配插入比特，使之通过信道后，译码器端交织和解交织器采用与编码器中交织器同样的方法或结构，译码器能够很好地利用插入比特被赋予的能量，增强了译码器的稳定性，在不显著增加编码冗余的条件下，减小迭代次数，均衡地提高了译码器的译码效率和编译码性能。附图说明
图1为并行级联码编码器原理框图。
图2为并行级联码译码器原理框图。
图3为本发明方法流程图。
图4为本发明的交织器内部结构示意图。
图5为现有技术的交织器交织前后系统码流结构图。
图6为采用本发明插入比特交织器交织前后系统码流结构图。
图7为不同交织器的性能比较示意图。具体实施方式
下面结合附图和具体实施例对本发明做进一步地详细描述。
图1是并行级联码编码器原理框图。一般并行级联码的编码器包含两个相同产生多项式的反馈系统卷积码(RSC)，如图中的101和102，和一个交织器103组成。系统码从X端输出，101的编码器输出校验码Y1，原始信息比特经过交织器103后，打乱了次序，经过102编码器后输出校验码Y2。经过并行级联码编码器后，信息比特增加了2倍的冗余校验比特，编码速率为1/3。并行级联码可以有更高的编码速率，可以通过增加编码器和交织器的数量来增加冗余比特来提高译码性能。
图2是并行级联码译码器示意图。第一个组成码的系统和奇偶比特软判决(最大似然)信息输入到第一译码器201。第一译码器将更新后的软判决似然值经过交织器202后送入第二译码器203。另外，第二译码器还接收经过交织器206后的原始信息比特X，以及相应于奇偶比特信道软判决信息Y2。更新过的似然信息，从第二译码器203的软判决输出，经过解交织器205反馈到第一译码器，然后重复此过程。此过程可重复任意多次，但只需要有限几次就可以，否则过多的迭代会造成输出饱和。最后一级经过解交织器204后进行硬判决输出。
在译码器中，解交织器的结构与编码器中的为反向，先将分组中的已知比特和数据比特分开，然后采用与交织器相反的交织原则进行解交织，合成为原来位置的数据比特与已知比特的分组，送入译码器。
图5是采用传统的交织器交织方法输出的码流结构示意图。其数据比特和插入比特一起进行交织，交织后插入比特的分布不均匀，有些区域插入比特比较多，译码时性能会好一些，有些区域就没有插入比特，译码性能没有提高，造成译码性能的不均匀。
参见图3、6，本发明的方法在交织前，对数据分组，例如对长度为N的数据分组，共有M个的插入比特。首先确定交织前插入比特的位置，如插入比特按照1∶9比例均匀插入数据比特中，确定每个插入比特的位置；确定每个插入比特的位置；于交织器内部，将码流中的数据比特和插入比特分开；分别对数据比特和插入比特进行交织；选择插入比特的交织方法，根据交织器以最大随机性进行交织的原则，选择采用随机交织或其它交织方式进行交织；将交织后的插入比特根据交织顺序，依次交织后间隔的固定位置处；选择交织器中插入比特的特殊位置，原则是与交织前的插入比特位置距离最大，如插入比特按照1∶9比例均匀插入数据比特中，插入比特在位置1，11，21，31，…，则选择交织后的插入比特位置在5，15，25，与交织前插入比特位置1，11，21，31都距离5个比特以上，可以有效的增加码字的距离，如图6本发明的交织器交织方法输出的码流结构示意图所示；数据比特交织后放入数据比特位置。数据比特的交织可以选择多种交织方式；合成整个交织后系统码分组输出。
因此，本发明的一种均匀插入比特的并行级联码交织器，它至少包括如下装置：第一装置，接收一定长度数据分组的码流；第二装置，用于确定码流中插入比特的位置，并区分数据比特和插入比特。在图1的103交织器内部，如图4、6所示，图中401将输入分组分为已知比特和数据比特两部分，分别在402和403中进行交织，然后根据插入规则在404中合并输出。如果分组长度为100，插入比特与信息比特的比例为1/9，交织前插入比特处在位置1，11，21，31，…，91，则交织后位置确定为5，15，25，…，95，这样可以均匀分部插入比特，而且交织前后有最大的位置变化。第一交织装置，用于交织插入比特，并将交织后的插入比特根据交织顺序，依次交织后间隔的固定位置处；根据交织器以最大随机性进行交织的原则，第一交织装置采用随机交织法进行交织，或其它交织方式进行交织。第一交织装置将插入比特为均匀分布地等间隔插入，并且插入的固定位置为交织前插入比特距离中间位置，该距离为最大距离，可以有效的增加码字的距离。如图6所示。插入比特相互交换，采用随机或特定的交换方法，然后依次插入交织器的固定位置，固定位置选择在交织前的中间位置。如果分组长度为100，插入比特与信息比特的比例为1/9，交织前插入比特处在位置1，11，21，31，…，91，则交织后位置确定为5，15，25，…，95，这样可以均匀分部插入比特，而且交织前后有最大的位置变化，使图2中的译码器203也可以充分利用插入比特的能量，提高其译码性能，使图2中的201和203两个译码器的译码性能达到一致，充分利用译码器的资源。
第二交织装置，用于交织数据比特，并将数据比特交织后放入数据比特位置。合成装置，用于将分别交织后的数据比特和插入比特合成分组码流输出。
图2中的交织器与解交织器采用图3所示的相同方法，只是数据是经过解调后的软判决信号。信息比特可以采用任意的交织方法，交织后填充到其余的位置。
图7是本发明的交织器在分组长度为800，译码器迭代次数为12条件下，采用IB交织器的TC与传统TC，插入比特TC(不采用IB交织器，采用随机交织器)的性能比较。从图中可看出，采用IB交织器的插入比特TC效果最好，在高斯信道下，与不采用此交织器的另外两种并行级联码的性能提高在1.2～1.5dB以上。
本发明改善了并行级联码的译码性能，在交织器内均匀分配插入比特可以最大限度的提高译码性能。在插入比特TC中采用随机交织器的缺点是在第一个编码器中均匀分配的已知比特，经过随机交织后，在第二个编码器前打乱了插入比特的顺序，产生了不等差错保护的问题。首先将交织器分为两个部分，信息比特部分和已知比特部分，插入比特都是等间隔填充的，所以在插入比特周围的信息比特可以充分利用已知比特极高的能量，提高其译码的可靠性。并且交织器前后的分组中，插入比特的位置有一定的差异，增加插入比特的作用。插入比特在交织器中的位置要满足均匀分布，则在第二个译码器中，对信息比特译码时可以充分利用插入比特的能量。