利用快速热退火与氧化气体形成底部抗反射涂层的方法 【技术领域】
本发明涉及半导体制造技术，尤其涉及制造经缩小限制尺寸的半导体装置的技术。
背景技术
于半导体工业中有一种固定的装置传动装置以增加集成电路装置的运转速度，例如微处理器、存储装置等。此传动装置受到消费者对计算机及电子装置的需求的刺激而需要越来越快的运转速度。此种对增加速度的需求造成半导体装置(例如晶体管)的尺寸持续的缩小。亦即，许多典型的场效应晶体管(FET)的组件(例如沟道长度、结深度、栅极介电层厚度等)皆缩小。其它所有东西皆相等，FET的沟道长度越小，晶体管运转的速度就越快。因此，持续的需要缩小典型的晶体管组件的尺寸或规模，以增加晶体管的整体速度，以及并用此等晶体管的集成电路装置的速度。此外，缩小典型的晶体管组件地尺寸或规模亦会增加晶体管的密度及数目，其可于特定量的晶圆实际等级加以制造，降低每个晶体管的整体成本以及并用此等晶体管的集成电路装置的成本。
然而，经缩小的典型的晶体管组件的尺寸或规模亦需要可一致地、坚固地及可重复地排列及图案化组件，例如于此等经缩小的规模上的栅极导体与门极介电层，较佳以自动-对准的方式。排列及图案化组件的能力(例如于此等经缩小的规模上可一致地、坚固地及可重复地排列及图案化栅极导体与门极介电层)除了别的条件外，是受限于光刻成像的物理限制。绕射效应加强了组件(例如栅极导体与门极介电层)临界尺寸的限制，大致上，绕射效应与用以进行光刻成像的光线的波长相关。因此，为达成缩小临界尺寸的已有方法中一者是关于更换晶圆构造以使用较短波长，例如真空紫外线(DUV)光刻成像以及/或高-能量电子光束光刻束。
然而，一般于真空紫外线(DUV)光刻成像中使用的氮化物残质(位于无机底部抗反射涂覆层(BARC)的表面)可能在无机底部抗反射涂覆层(BARC)与过度真空紫外线(DUV)光阻层间造成真空紫外线(DUV)光阻剂中的光酸产生剂(PAG)产生「足迹」或中和作用。该「足迹」会导致重新进行真空紫外线(DUV)光刻成像，而增加成本以及降低生产能力。
一般于真空紫外线(DUV)光刻成像中用来使位于无机底部抗反射涂覆层(BARC)表面的氮化物残质不活性化的已有方法中之一者是于沉积无机底部抗反射涂覆层(BARC)的最后阶段期间使氧气(O2)流动。然而，此方法在不活性化位于无机底部抗反射涂覆层(BARC)表面的氮化物残质时经常无效。
另一个一般于真空紫外线(DUV)光刻成像中用来使位于无机底部抗反射涂覆层(BARC)表面的氮化物残质不活性化的已有方法是于沉积无机底部抗反射涂覆层(BARC)后使该晶圆通过氧等离子体去光阻处理。然而，此方法经常不稳定，且此方法在不活性化位于无机底部抗反射涂覆层(BARC)表面的氮化物残质时经常无效。
本发明是关于克服或至少减少一或多个前述问题的作用。
【发明内容】
本发明之一方面提供一种方法，该方法包含于基板层上形成栅极介电层，以及于栅极介电层上形成栅极导体层。该方法亦包括于栅极导体层上形成无机底部抗反射涂覆层，以及于进行快速热退火处理期间以氧化处理法处理无机底部抗反射涂覆层。
另一方面，本发明提供一种半导体装置，其是藉由包含于基板层上形成栅极介电层，以及于栅极介电层上形成栅极导体层的方法所形成。该方法亦包括于栅极导体层上形成无机底部抗反射涂覆层，以及于进行快速热退火处理期间以氧化处理法处理无机底部抗反射涂覆层。
【附图说明】
可藉由参照下列说明与结合随附的图标而了解本发明，于图标的参考数字(即组件符号)中最左边的标志数字分别代表该参考数字最早出现于第几图，其中：
第1至11图是以横截面图标说明根据本发明的用于制造半导体装置的方法的各种具体实施例。
同时本发明可容许各种修饰及替代型式，特定的具体实施例已显示于图标中的实施例，而此处加以详细说明。然而，应了解不应以本文中特定的具体实施例的说明而将本发明限制于所揭示的特定型式，但相反地，本发明包含落于由附上的权利要求所界定的本发明范畴中的修饰后的型式、等同物，以及替代物。
【具体实施方式】
本发明的作为例证的具体实施例的说明如下。为了清楚说明本发明，本说明书中并未说明所有实际上实行的特征。当然，应了解实行任一此等实际上具体实施例，以及必需完成许多特定实行的判断以达成发展人员的特定目标(例如与系统-相关及商业-相关的限制一致)，而该判断会随着实行而改变。再者，应了解此等研究结果可能为复杂以及耗时的，但对熟知此技艺的人士而言，仍然为例行性工作，且可从本发明所揭示的内容得到利益。
根据本发明的制造半导体装置的方法的例证性具体实施例显示于第1至11图。虽然，于图式中标示出许多熟知此技艺的人士可辨识的半导体装置的部位及结构(非常精确、严谨的构形及轮廓)，实际上，这些部位及结构并不如图标中所标示出般的精确。不过，所附的图标包含于本发明所提供的说明性实施例中。
一般地，本发明是关于半导体装置的制造。为了使熟知此技艺的人士藉由完整的阅读完本申请书后，可轻易地了解本发明，本发明方法适用于各种技术，例如，NMOS、PMOS、CMOS等，且可轻易地适用于各种装置，包含，但不限于逻辑装置、存储装置等。
第1至11图说明根据本发明形成一MOS晶体管1100(第11图)的方法。如第1图所示，于半导体基板105的上方表面150上形成介电层110，例如经掺杂-硅。可藉由各种已知的形成此种层的技术而形成该介电层110，例如化学气相沉积法(CVD)、低-压CVD(LPCVD)、等离子体-加强CVD(PECVD)、溅镀以及物理气相沉积法(PVD)、热生长等。位于上方表面150上的介电层110可具有高达约例如50的厚度，以及可由各种介电材料形成该介电层，例如氧化物(例如Ge氧化物)、氮氧化物(例如GeP氮氧化物)、二氧化硅(SiO2)、含氮的氧化物(例如含氮的SiO2)、氮-掺杂的氧化物(例如N2-植入的SiO2)、硅氧基氮化物(SixOyNz)等。
该介电层110亦可由任何适当的「高介电常数」或「高K」材料所形成，此处，K是大于或等于约8，例如钛氧化物(TixOv，例如TiO2)、钽氧化物(TaxOv，例如Ta2O5)、钡锶钛化物(BST、BaTiO3/SrTiO3)等。该介电层110可具有高达约例如50的等同氧化物厚度tox-eq。等同氧化物厚度tox-eq可界定为介电材料(具有介电常数K)的厚度t，该介电材料每单位面积C所具有的电流容量近乎与二氧化硅(SiO2)的厚度tox-eq的每单位面积Cox所具有的电流容量相同。由于SiO2所具有的介电常数Kox约为4，以及C＝K/t以及Cox＝Kox/tox-eq，所以大致上t＝K/C＝K/Cox＝Ktox-eq/Kox＝Ktox-eq/4。例如，该介电层110可由具有介电常数KTaO约为24的钽氧化物(TaxOv，例如Ta2O5)所形成。因此，利用t＝KTaO/C＝KTaO/Cox以及t＝KTaOtox-eq/Kox＝24tox-eq/4，大致上，当等同氧化物厚度tox-eq高达约50时，相对应的Ta2O5的厚度tTaO高达约300。
如第1图所示，导体层115是形成于介电层110的上方。可藉由各种已知的技术(例如高-密度离子化金属等离子体(IMP)沉积法、高-密度感应耦合等离子体(ICP)沉积法、溅镀、PVD、CVD、LPCVD、PECVD、等)来形成该导体层115，且其厚度为约500至5000的范围。该导体层115可由各种金属所形成，例如铝(Al)、钛(Ti)、锆(Zr)、钨(W)、钽(Ta)、镍(Ni)、钼(Mo)、钴(Co)等。
于各种替代性的说明性具体实施例中，该导体层115可为经聚掺杂的导体层115。可藉由各种已知的形成此种层的技术(例如CVD、LPCVD、PECVD、PVD等)来形成该经聚掺杂的导体层115，且其厚度为约500至5000的范围。于一说明性的具体实施例中，该经聚掺杂的导体层115具有约2000的厚度以及为了获得较高的生产率，该导体层115是藉由LPCVD的制程而形成。
于NMOS晶体管方面，该经聚掺杂的导体层115可掺杂砷(As)，例如于PMOS晶体管方面，可掺杂硼(B)，俾使该聚合物更具传导力。该聚合物亦可未经掺杂而形成，例如，为了获得较高的生产率，可藉由LPCVD的制程而得到具有厚度约为1000至2000的导体层。该聚合物的掺杂可轻易地藉由使掺杂物原子以及/或分子经由该聚合物的上方表面扩散或植入而完成。然后使该经聚掺杂的导体层115进行热处理处理，该热处理处理为快速热退火(RTA)处理，是于温度范围约800至1100℃以及时间范围约5至60秒下进行。
如第1图所示，无机底部抗反射涂覆(BARC)层120(例如SiON或SiOxNy)可用于真空紫外线(DUV)光刻成像中，以及可形成于导体层115的上方。如第1图所示，该无机底部抗反射涂覆(BARC)层120的上方表面160可以氧化处理法(由箭头130表示)处理，同时于温度范围约800至1100℃以及时间范围约5至60秒下进行快速热退火(RTA)处理。
于各种说明性具体实施例中，该氧化处理法包含于快速热退火(RTA)处理中使氧化性气体(例如氧气O2)流动。咸信，该氧化处理法可藉由形成含氮化合物以使残质、游离的氮气(N2)、以及氮化物残质中性化，以及/或不易起化学反应，以及/或钝性化。咸信，这些由氧化处理法所形成的含氮化合物比于形成无机底部抗反射涂覆(BARC)层120后残留在无机底部抗反射涂覆(BARC)层120的上方表面160的残质、游离的氮气(N2)、以及氮化物残质更加稳定。亦相信，这些由氧化处理法所形成的含氮化合物于无机底部抗反射涂覆(BARC)层120及过度真空紫外线(DUV)光阻层的接口间不会造成真空紫外线(DUV)光阻中的光酸产生剂(PAG)产生「足迹」或中和作用，例如真空紫外线(DUV)光阻层230(参照下列第2图的详细说明)。
如第1图所示，由适当的介电材料所形成的浅沟隔离层(STI)区域140可电性地自相邻的半导体装置(例如其它MOS晶体管，未显示)提供隔离的MOS晶体管1100(第11图)。该浅沟隔离层(STI)区域140可包含，例如，氧化物(例如Ge氧化物)、氧基氮化物(例如GaP氧基氮化物)、二氧化硅(SiO2)、含氮的氧化物(例如含氮的SiO2)、氮-掺杂的氧化物(例如N2-植入的SiO2)、硅氧基氮化物(SixOyNz)等。该浅沟隔离层(STI)区域140亦可由任何适当的「高介电常数」或「高K」材料所形成，此处，K是大于或等于约8，例如钛氧化物(TixOv，例如TiO2)、钽氧化物(TaxOv，例如Ta2O5)、钡锶钛化物(BST、BaTiO3/SrTiO3)等。此外，该浅沟隔离层(STI)区域140亦可由任何适当的「低介电常数」或「低K」介电材料所形成，此处，K是小于或等于约4。
如第2图所示，图案化的真空紫外线(DUV)光阻掩膜230是形成于该无机底部抗反射涂覆(BARC)层120的上方表面160上。该图案化的真空紫外线(DUV)光阻掩膜230可利用真空紫外线(DUV)光刻成像法予以图案化。其实例包含希普列(Shipley)的Apex、UVS等。如第2图所示，该图案化的真空紫外线(DUV)光阻掩膜230可具有最小的绕射-极限尺寸d，其范围自约1800至2000。
如第3图所示，该图案化的真空紫外线(DUV)光阻掩膜230(虚线范围所示)可视需要利用经控制的真空紫外线(DUV)光阻修整法加以修整俾形成经修整的真空紫外线(DUV)光阻掩膜330。该图案化的真空紫外线(DUV)光阻掩膜230(以虚线表示)可视需要利用例如，干式蚀刻等离子体加工法予以修整。典型地，该经修整的真空紫外线(DUV)光阻掩膜330具有严格的尺寸dt，其范围自约700至1500，dt将决定栅极导体415与门极介电质410，如第4图所示。
然后如第4至5图所示，将该具有严格的尺寸dt的经修整的真空紫外线(DUV)光阻掩膜330作为掩膜，以形成经掩膜的栅极堆栈400，该栅极堆栈400具有边缘450。该经掩膜的栅极堆栈400可包含该经修整的真空紫外线(DUV)光阻掩膜330、无机底部抗反射涂覆(BARC)层120的残余物420、栅极导体415、以与门极介电质410。例如，可利用非等向蚀刻加工法以移除部分的介电层110、导体层115以及未藉由经修整的真空紫外线(DUV)光阻掩膜330保护的无机底部抗反射涂覆(BARC)层120(虚线范围所示)。该经掩膜的栅极堆栈400具有严格的尺寸dt，其是藉由经修整的真空紫外线(DUV)光阻掩膜330加以界定。
如第4至5图所示，可利用各种已知的蚀刻技术，例如，非等向蚀刻加工法以形成该经掩膜的栅极堆栈400。例如，可使用选择性非等向蚀刻技术，如使用溴化氢(HBr)以及氩(Ar)作为蚀刻气体的反应性离子蚀刻(RIE)加工法。此外，可使用，例如以CHF3以及Ar作为蚀刻气体的RIE加工法。于各种说明性具体实施例中亦可使用等离子体蚀刻。
如第6图所示，移除该具有严格的尺寸dt(第3至5图)的经修整的真空紫外线(DUV)光阻掩膜330，以及无机底部抗反射涂覆(BARC)层120的残余物420。例如，该经修整的真空紫外线(DUV)光阻掩膜330可藉由灰烬进行除去而加以移除。此外，该经修整的真空紫外线(DUV)光阻掩膜330以及无机底部抗反射涂覆(BARC)层120的残余物420可利用，例如热磷酸(H3PO4)而去除。该经修整的真空紫外线(DUV)光阻掩膜330以及无机底部抗反射涂覆(BARC)层120的残余物420的去除形成了具有边缘450而未经掩膜的栅极堆栈600。该未经掩膜的栅极堆栈600包含栅极导体415以与门极介电质410。
如第7图所示，例如掩膜层700是形成于半导体基板150的上方表面上，以及形成于该未经掩膜的栅极堆栈600上并与的相邻。该掩膜层700可于上方表面150上具有厚度τ，其范围例如自约500至5000。于各种说明性具体实施例中，于上方表面150上的厚度τ是约5000。于各种替代性的说明性具体实施例中，于上方表面150上的厚度τ的范围是自约500至5000。
如第8图所示，使该掩膜层700图案化以于至少部分的该浅沟隔离层(STI)140上形成掩膜875。利用各种已知的光刻成像法以及/或蚀刻技术使该掩膜层700图案化以形成掩膜875。该掩膜875具有边缘820，并以距离w与未经掩膜的栅极堆栈600的边缘450相隔，该距离w的范围，例如约1000至1500。
例如，于已有的CMOS制造方法中，该掩膜875是形成于STI区域140的上方，俾保护PMOS(NMOS)晶体管区域，同时植入该NMOS(PMOS)晶体管区域以形成N--掺杂(P--掺杂)区域830。如第8图所示，可植入掺杂物800(箭头所指处)以将掺杂物原子以及/或分子引入半导体基板105中以形成N--掺杂(P--掺杂)区域830。活化后，该N--掺杂(P--掺杂)区域830成为N--掺杂(P--掺杂)来源/排水延伸(SDE)区域930(参照下列第9图的较完整的说明)。
于各种说明性具体实施例中，可藉由植入As(N--掺杂适用于NMOS晶体管1100，第11图)或BF2(P--掺杂适用于PMOS晶体管1100，第11图)的来源/排水延伸(SDE)剂量以形成该N--掺杂(P--掺杂)区域830。于植入能量范围为自约3至50keV时，该来源/排水延伸(SDE)的剂量范围为自约1.0×1014至1.0×1015离子/平方公分。使该N--掺杂(P--掺杂)区域830进行快速热退火(RTA)处理，其是于温度范围约800至1100℃以及时间范围约5至60秒下进行。该快速热退火(RTA)处理可活化该植入物以及与基板105形成比快速热退火(RTA)处理后接着植入较具移动性的P(N--掺杂适用于NMOS晶体管1100)或B(P--掺杂适用于PMOS晶体管1100)的来源/排水延伸(SDE)剂量轮廓较为分明且较少坡度的经活化的植入接合点。
如第9图所示，不论于该N--掺杂(P--掺杂)区域830经活化而成为N--掺杂(P--掺杂)来源/排水延伸(SDE)区域930之前或之后，介电质间隔片925是形成于未经掩膜的栅极堆栈600的旁边。如第9图所示，可藉由各种技术于N--掺杂(P--掺杂)来源/排水延伸(SDE)区域930之上方以及于未经掩膜的栅极堆栈600的旁边形成介电质间隔片925。例如，可藉由以适当材料于未经掩膜的栅极堆栈600的上方及旁边沉积一均匀层(未显示)以形成介电质间隔片925，然后于均匀覆盖地沉积层上进行非等向反应性离子蚀刻(RIE)加工法。各个介电质间隔片925可含有基本的厚度，例如自未经掩膜的栅极堆栈600的边缘450测量，其厚度范围为自约300至1500。
与栅极介电质410相似，可由各种介电质材料(例如，氧化物(例如Ge氧化物)、氮化物(例如GaAs氮化物)、氧基氮化物(例如GaP氧基氮化物)、二氧化硅(SiO2)、含氮的SiO2、氮化硅(Si3N4)、硅氧基氮化物(SixOyNz)等)形成该介电质间隔片925。该介电质间隔片925亦可由任何适当的「低介电常数」或「低K」介电材料所形成，此处，K是小于或等于约4。例如，包含Applied Material’s Black Diamond、Novellus’Coral、Allied Signal’s Nanoglass、JSR’s LKD5104等。此外，该介电质间隔片925可由氟-掺杂氧化物、氟-掺杂氮化物、氟-掺杂氧基氮化物、氟-掺杂低K材料等组成。于一说明性具体实施例中，该介电质间隔片925是由SiO2组成，其基本厚度约300。
如第10至11图所示，植入植入物1000(箭头所指者)以将植入物原子以及/或分子引入基板105中，形成N+-掺杂(P+-掺杂)区域1020。活化后，该N+-掺杂(P+-掺杂)区域1020成为N+-掺杂(P+-掺杂)来源/排水区域1120(第11图)。于一说明性具体实施例中，该植入物1000的原子以及/或分子的剂量范围为植入物1000的原子以及/或分子的自约1.0×1015至5.0×1015离子/平方公分，例如P为NMOS晶体管的例证或B为PMOS晶体管的例证。该植入物1000的原子以及/或分子的植入能量范围为自约30至100keV。于另一说明性具体实施例中，当植入能量为约30keV时，NMOS晶体管的P或PMOS晶体管的B的植入物1000的原子剂量为约1.0×1015离子/平方公分。
该植入物1000可为N+植入物，例如P、As、锑(Sb)、铋(Bi)等，以及可形成重N+来源/排水区域1120。例如，该N+植入物适合用于NMOS晶体管1100的制造。此外，该植入物1000可为P+植入物，例如B、氟化硼(BF、BF2)、铝(Al)、镓(Ga)、铟(In)、铊(Tl)等，以及可形成重掺杂P+来源/排水区域1120。例如，P+植入物适合用于PMOS晶体管1100的制造。
如第10至11图所示，使该N+-掺杂(P+-掺杂)区域1020进行快速热退火(RTA)处理(其是于温度范围约800至1100℃以及时间范围约5至60秒下进行)，以形成N+-掺杂(P+-掺杂)来源/排水区域1120。该快速热退火(RTA)处理可活化较具移动性的P(N+-掺杂适用于NMOS晶体管1100)或B(P+-掺杂适用于PMOS晶体管1100)的植入物以及与基板105形成比快速热退火(RTA)处理后接着植入较不具移动性的As(N+-掺杂适用于NMOS晶体管1100)或BF2(P+-掺杂适用于PMOS晶体管1100)的轮廓较不分明且较大坡度的经活化的植入接合点。
此外，快速热退火(RTA)处理可结合自动对准金属硅化物技术(金属硅化物技术)处理一起进行、或先进行快速热退火(RTA)处理、或于接着的金属硅化物技术期间使N+-掺杂(P+-掺杂)区域1020形成N+-掺杂(P+-掺杂)来源/排水区域1120。此等结合金属硅化物技术的快速热退火(RTA)处理是于温度范围约800至1000℃以及时间范围约10至60秒下进行。
如上所揭示的任一具体实施例中，以经缩小的限制尺寸制造半导体装置的方法使组件(例如栅极导体与门极介电层)以自动-对准的方式于此等经缩小的规模上可一致地、坚固地及可重复地排列及图案化。如上所揭示的任一具体实施例中，以经缩小的限制尺寸制造半导体装置的方法可利用真空紫外线(DUV)光刻成像法达成经缩小的限制尺寸，而不会有关于在无机底部抗反射涂覆层(BARC)与过度真空紫外线(DUV)光阻层间造成真空紫外线(DUV)光阻剂中的光酸产生剂(PAG)产生「足迹」或中和作用的问题。如上所揭示的制造半导体装置的方法的任一具体实施例中，藉由避免与「足迹」有关的问题，可减少重新进行真空紫外线(DUV)光刻成像的次数，而降低制造成本以及增加生产能力，比已有技术更有效以及更稳定。
如上所揭示的特定具体实施例仅供说明，以及本发明可以不同但对那些熟知此技艺的人士(具有由此处的教示而得利益者)来说为等同的方法加以修改及实行。再者，除了下述的权利要求外，不应以此处所示的详细的内容或设计限制本发明。因此，可显而易见，如上所揭示的特定具体实施例可加以改变或修改，且将此等变更视为包含于本发明的范畴及精神下。此外，此处所请求的保护列于下述的权利要求中。