提高起始电压稳定性的金属氧化物半导体的制作方法 【技术领域】
本发明涉及半导体制造技术，提供一种金属氧化物半导体(metal-oxide-semiconductor，MOS)的制作方法，尤指一种可提高起始电压稳定性(threshold voltage stability)的金属氧化物半导体的制作方法。背景技术
在现今的电子工业中，半导体元件可说是最被广泛应用的主流元件。所谓的半导体元件，就是以半导体材料所特有的一些特性所制造出来的电子元件，如先前所发展出来地PN二极管(diode)以及双载子晶体管(bipolarjunction transistor，BJT)。因其属于固态元件(solid state device)，故体积可被缩小到很小的尺寸，此所述优点成为半导体工业迅速扩张的因素。近年来，一种称为＂金属氧化物半导体(metal oxide semiconductor)＂的晶体管，带有耗电量较少且适合高积集度(integration)制造等的优点，已逐步的将双载子晶体管所取代，而被广泛应用于各种电子元件以及逻辑(logic)电路之内。
随着科技的日新月异，各种电子元件以及逻辑电路的性能不断地被提升，连带的也提高了对于MOS晶体管的要求，而稳定的起始电压(thresholdvoltage)，即为一最基本的要求。因为当MOS晶体管的起始电压不稳定或超出规格时，该MOS晶体管的开启(turn-on)或关闭(turn-off)便会不正常，进而影响整体电路运作的正确性。而在要求起始电压稳定的同时，又同时对其他的电气特性，如开启速度(turn-on speed)、电力消耗(power dissipation)以及遗漏电流(leakage current)等有所要求。
请参考图1至图4，图1至图4为习知制作MOS晶体管38的方法示意图。如图1所示，习知的MOS晶体管制作于一半导体晶片10上，半导体晶片10包含有一半导体基底(substrate)11，一P型井(P-well)12位于半导体基底11之上，复数个绝缘层14覆盖于P型井12表面。其中，绝缘层14为一利用区域氧化法(local oxidation，LOCOS)所形成的场氧化层(field oxidelayer)，或为一浅沟隔离(shallow trench isolation，STI)，用来定义出各MOS晶体管的主动区域(active area)15。
如图2所示，接着利用一高温热氧化(thermal oxidation)制程以及一低压化学气相沉积(low pressure chemical vapor deposition，LPCVD)制程，依序于半导体晶片10表面均匀形成一二氧化硅层(SiO2 layer，未显示)与一掺杂多晶硅层(doped polysilicon layer，未显示)。然后在半导体晶片10表面上涂布一层光阻层(photoresist layer)16，并利用一微影(photolithography)制程以于光阻层16中定义出各栅极18的图案(pattern)。随后进行一干蚀刻(dry etch)制程，以于半导体晶片10表面形成栅极18中的栅氧化层(gate oxide layer)22与栅极导电层(gateconductive layer)24，最后去除光阻层16。
如图3所示，接着进行一离子布植(ion implantation)制程，于栅极18两侧形成MOS晶体管的轻掺杂漏极(lightly doped drain，LDD)26。然后利用一化学气相沉积法(chemical vapor deposition，CVD)，于半导体晶片10表面沉积一氮化硅层(silicon nitride layer，Si3N4 layer)28，再进行一非等向性的干蚀刻制程，向下蚀刻氮化硅层28至P型井12的表面，以于栅极18周围形成一侧壁子(spacer)32。此化学气相沉积法，为一低热预算(low thermal budget)的制程，其特点为沉积温度低，通常利用一单一晶片式(single wafer)的等离子增强化学气相沉积(plasma enhanced chemicalvapor deposition，PECVD)反应器来进行，反应温度在450℃以下；或利用一单一晶片式(single wafer type)或整批次式(batch type)的化学气相沉积(chemical vapor deposition)反应器来进行，反应温度为600～700℃。
其优点为于形成轻掺杂漏极26之后采取低热预算的沉积制程，将避免因高温而对轻掺杂漏极26内的掺质，做不预期的驱入(drive-in)，进而改变轻掺杂漏极26的分布轮廓(profile)，甚至影响到元件的操作速度以及电力消耗(power dissipation)。另外，由于氮化硅层28具有较高的拉伸应力，而容易有龟裂(crack)的问题，故可通过调整PECVD制程中的无线电波电力(radio frequency power)，来控制离子对沉积薄膜的轰击(bombardment)，使氮化硅层的拉伸应力调降。或可于沉积氮化硅层之前，先沉积或成长(grow)一层应力较低的二氧化硅层，当作衬氧化层(linear oxide layer)，来作为提升氮化硅层对硅表面附着能力的缓冲层(buffer layer)。值得注意的是，该成长反应是利用一快速加热制法(rapid thermal processing，RTP)来制作，因其制程温度虽高，反应时间却很短暂，同样是属于低热预算的制程，不会对已形成的轻掺杂漏极造成影响。
如图4所示，随后再进行另一离子布植制程，利用栅极18及侧壁子32作为硬罩幕(hard mask)，于侧壁子32两侧的P型井12内植入N型掺质(dopants)，形成MOS晶体管的源极34与漏极36。接着将半导体晶片10置入一热扩散炉内进行一热驱入(drive-in)制程，以使掺质经由扩散成为所希望的分布轮廓(profile)，完成MOS晶体管38的制作。
然而习知制作MOS晶体管的方法，却衍生出了问题。请参考图5，图5为习知利用低热预算化学气相沉积法来制作例壁子32所产生的介面陷入电荷52的示意图。即以PECVD法所沉积的氮化硅将含有氢，依操作条件的不同，约在7～30％之间。这些氢含量，是因为等离子内部分裂解温度较低的前驱物(precursor)所产生的氢原子，在进行沉积时，分别与未达饱和键结的硅原子以及氮原子形成Si-H及N-H等键的结果。因为氢原子非常小，扩散速度快，靠近栅极的氢原子，容易扩散至硅与二氧化硅的介面(Si-SiO2interface)50，而由于Si-SiO2介面的不连续性，H原子非常容易被陷入(trap)在Si-SiO2介面而成为图5所示的介面陷入电荷(interface-trappedcharge，Qit)52，并且此陷入的情形将与Si-SiO2介面的化学组成有相关性。基本上，介面陷入电荷可以通过适当的回火(annealing)，或是选择具备低阻陷(traps)的晶片，如<100>面的硅晶片，来降低其电荷的浓度，但却不可能被完全消除。
由于对于任何一个MOS晶体管而言，其起始电压(threshold voltage，Vt)为半导体表面产生强反转(strong inversion)时所需的最小栅极电压，可以下列式子来表示：
Vt＝VFB+QB/COX+2ΦB
其中，VFB为平带电压(flat band voltage)，QB为半导体表面在强反转时的缺乏区电荷密度，COX为二氧化硅层的电容，ΦB为半导体的总体电位(bulk potential)。由于介面陷入电荷的产生，平带电压的大小将会被改变，进而影响起始电压的大小。在以上的说明中，是以制作于P型基底上的NMOS晶体管以及正的介面陷入电荷作为例子，事实上，也有可能是制作于N型基底上的PMOS，并且介面陷入电荷有可能为负的，在不同的情况的下，将造成相应的平带电压以及起始电压。
而当制程控制不良时，氢原子浓度的均匀性不易被控制，这种情形可能发生在晶片内(within wafer)，晶片与晶片之间(wafer to wafer)或是批次与批次之间(lot to lot)，并相应造成晶片内(within wafer)，晶片与晶片之间(wafer to wafer)或是批次与批次之间(lot to lot)的起始电压均匀性(Vt uniformity)出现问题。因此，如何能发展出一种新的MOS制作方法，利用低热预算的制程来制作氮化硅侧壁子，并抑制氢原子扩散至硅与二氧化硅的介面，以增进起始电压的稳定性，便成为十分重要的课题。发明内容
本发明的主要目的在于提供一种制作MOS晶体管的方法，尤指一种可提高起始电压稳定性(threshold voltage stability)的金属氧化物半导体的制作方法。
为达成上述目的，本发明的制作MOS晶体管的方法，先于该半导体基底表面形成至少一晶体管的栅极，并利用该栅极作为遮罩以形成该晶体管的轻掺杂漏极，接着进行一低热预算沉积制程，于该半导体基底表面形成一氮化硅层，随后再进行一离子植入制程，以将氟原子植入该氮化硅层，然后进行一蚀刻制程，以于该栅极的周围形成一含氟侧壁子；最后形成该晶体管的源极/漏极。
本发明还提出一种于一基底上制作一导线的方法，该导线可以是位元线(bit line)、或字元线(word line)，首先于该基底表面形成至少一导线；然后于该导线的侧壁上形成一含有氟(F)的侧壁子。
其中，本发明的上述形成该含氟侧壁子包含有下列步骤：利用一低热预算制程，于该导线的表面形成一氮化硅层；进行一离子植入制程，以将氟(F)原子掺杂于该氮化硅层中；以及蚀刻该氮化硅层，以于该导线的周围形成该侧壁子；其中，该离子植入制程的植入能量为2～5key，且植入剂量为5E13～5E14/cm2。
由于本发明的MOS晶体管的制作方式，是在形成晶体管的轻掺杂漏极之后，先以低热预算的化学气相沉积制程沉积一氮化硅层，再进行一毯覆式离子布植制程以将氟原子植入氮化硅层中，最后才形成晶体管的侧壁子。因此氮化硅层中的氢原子将会被植入的氟原子所捕获，使原本扩散速度很快的氢原子被固定在原地，而不容易扩散至硅与二氧化硅的介面。亦即可有效降低Si-SiO2介面的介面陷入电荷浓度，相对而言，平带电压的大小不容易被改变，进而能大幅提高MOS晶体管起始电压的稳定性。并且又可保持轻掺杂漏极的分布轮廓，使元件的操作速度以及电力消耗不因形成侧壁子的制程而被影响。
附图说明
图1至图4为习知制作MOS晶体管的方法示意图；
图5为利用习知方法制作侧壁子所产生的介面陷入电荷示意图；
图6至图10为本发明制作MOS晶体管的方法示意图。
图示的符号说明
10 半导体晶片 11 半导体基底
12 P型井 14 绝缘层
15 主动区域 16 光阻层
18 栅极 22 栅氧化层
24 栅极导电层 26 轻掺杂漏极
28 氮化硅层 32 侧壁子
34 源极 36 漏极
38 MOS晶体管 50 硅与二氧化硅的介面
52 介面陷入电荷 100 半导体晶片
101 半导体基底 102 P型井
104 绝缘层 105 主动区域
106 光阻层 108 栅极
112 栅氧化层 114 栅极导电层
116 轻掺杂漏极 118 氮化硅层
122 侧壁子 124 源极
126 漏极 128 MOS晶体管具体实施方式
请参考图6至图10，图6至图10为本发明MOS晶体管128的方法示意图。如图6所示，本发明的MOS晶体管制作于一半导体晶片100上，半导体晶片100包含有一半导体基底(substrate)101，一P型井(P-well)102位于半导体基底101之上，复数个绝缘层104覆盖于P型井102表面。其中，绝缘层104为一利用区域氧化法(local oxidation，LOCOS)所形成的场氧化层(field oxide layer)，或为一浅沟隔离(shallow trench isolation，STI)，用来定义出各MOS晶体管的主动区域(active area)105。
如图7所示，接着利用一高温热氧化(thermal oxidation)制程以及一低压化学气相沉积(low pressure chemical vapor deposition，LPCVD)制程，依序于半导体晶片100表面均匀形成一二氧化硅层(SiO2 layer，未显示)与一掺杂多晶硅层(doped polysilicon layer，未显示)。然后在半导体晶片100表面上涂布一层光阻层(photoresist layer)106，并利用一微影(photolithography)制程以于光阻层106中定义出各栅极108的图案(pattern)。随后进行一干蚀刻(dry etch)制程，以于半导体晶片100表面形成栅极108中的栅氧化层(gate oxide layer)112与栅极导电层(gateconductive layer)114，最后去除光阻层106。
如图8所示，接着进行一第一离子布植(ion implantation)制程，于栅极108的相对两侧形成MOS晶体管的轻掺杂漏极(lightly doped drain，LDD)116。然后利用一低热预算化学气相沉积法(chemical vapor deposition，CVD)，于半导体晶片100表面沉积一氮化硅(silicon nitride)层118，其特点为沉积温度低，通常利用一单一晶片式(single wafer)的等离子增强化学气相沉积(plasma enhanced chemical vapor deposition，PECVD)反应器来进行，反应温度在450℃以下；或利用一单一晶片式或整批次式(batch type)的化学气相沉积(chemical vapor deposition)反应器来进行，反应温度为600～700℃。
由于氮化硅层118具有较高的拉伸应力，容易有龟裂(crack)的问题，故可通过调整PECVD制程中的无线电波电力(radio frequency power)，来控制离子对沉积薄膜的轰击(bombardment)，使氮化硅层的拉伸应力调降，或者可于沉积氮化硅层之前，先沉积或成长(grow)一层应力较低的二氧化硅层，当作衬氧化层，并同时用来作为提升氮化硅层对硅表面附着能力的缓冲层(buffer layer)或氮化硅层的蚀刻停止层。值得注意的是，该成长反应系利用一快速加热制法(rapid thermal processing，RTP)来制作，因其制程温度虽高，反应时间却很短暂，同样是属于低热预算的制程，不会对已形成的轻掺杂漏极造成影响。
随后再进行一毯覆式(blanket)的离子布植制程，将氟(fluorine)原子植入氮化硅层118中。其中，氟原子植入制程的植入剂量(dosage)为5E13～5E14/cm2，植入能量为2～5KeV。如图9所示，再进行一非等向性的干蚀刻制程，向下蚀刻氮化硅层118至P型井102的表面，以于栅极108周围形成一侧壁子(spacer)122。由于以PECVD法所沉积的氮化硅含有较高浓度的氢，在进行此毯覆式的离子布植制程之后，被植入的氟原子将会捕获(capture)氮化硅层中的氢原子，使原本扩散速度很快的氢原子被固定(fix)在原地，不容易扩散(diffuse)至硅与二氧化硅的介面(Si-SiO2 interface)。亦即，Si-SiO2介面的介面陷入电荷浓度将被有效的降低。此外，该氟的毯覆式的离子布植制程，主要目的是用来对该氮化硅层进行一去氢(dehydrogen)制程，因此本发明的方法亦可用其他的去氢(dehydrogen)制程来取代该氟的毯覆式的离子布植制程。
如图10所示，接着进行一第二离子布植制程，利用栅极108及侧壁子122作为硬罩幕(hard mask)，于侧壁子122两侧的P型井102内植入N型掺质，形成MOS晶体管的源极124与漏极126。接着将半导体晶片100置入一热扩散炉内进行一热驱入(drive-in)制程，以使掺质经由扩散成为所希望的分布轮廓(profile)，完成MOS晶体管128的制作。
由于本发明的MOS晶体管的制作方式，是先以低热预算的化学气相沉积制程沉积一氮化硅层，再利用一毯覆式离子布植制程将氟原子植入氮化硅层中，然后才形成侧壁子。如此一来，氮化硅层中的氢原子将会被植入的氟原子所捕获，使原本扩散速度很快的氢原子被固定在原地，而不容易扩散至硅与二氧化硅的介面。亦即，Si-SiO2介面的介面陷入电荷浓度将被有效的降低，相对而言，平带电压的大小不容易被改变，进而提高MOS晶体管起始电压的稳定性。同时又可保持预期的轻掺杂漏极分布轮廓，使元件的操作速度以及电力消耗不因形成侧壁子的制程而被影响。
另外，因MOS晶体管被广泛用于集成电路中的存储单元(memory cell)，则为了提高存储单元的启始电压的稳定性，本发明的上述制作含氟侧壁子的方法还可用于一半导体基底上制作导线(conductive line)的方法，该导线可以是位元线(bit line)、或字元线(word line)。
相较于习知制作MOS晶体管的方式，本发明利用氟原子的植入制程，来捕获并固定侧壁子中的氢原子，进而降低Si-SiO2介面的介面陷入电荷浓度。不但可改善平带电压被改变，MOS晶体管起始电压的稳定性降低的问题。同时又可保持元件的操作速度以及电力消耗，不致于因形成侧壁子而被影响。
以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明专利的涵盖范围。