在半导体基底上隔离元件的方法 【技术领域】
本发明是有关于一种半导体制程技术，特别是有关于一种在半导体基底上隔离元件的方法。背景技术
近年来，随着半导体集成电路制造技术的发展，晶片中所含元件的数量不断增加，元件的尺寸也因集成度的提升而不断地缩小，生产线上使用的线路宽度已进入深大微米甚或更细微尺寸的范围。而无论元件尺寸如何缩小化，在晶片中各个元件之间仍必须有适当地绝缘或隔离，方可得到良好的元件性质。这方面的技术一般称为元件隔离技术(deviceisolation technology)，其主要目的是在各元件之间形成隔离物，并且在确保良好隔离效果的情况下，尽量缩小隔离物的区域，以空出更多的晶片面积来容纳更多的元件。
在各种元件隔离技术中，局部矽氧化方法(LOCOS)和浅沟槽隔离区(shallow trench isolation；STI)制程是最常被采用的两种技术，尤其后者具有隔离区域小和完成后仍保持基底平坦性等优点，更是近来颇受重视的半导体制造技术。一般的浅沟槽隔离制程，是先在基底上蚀刻出沟槽，然后利用化学气相沉积(CVD)程序，将氧化矽填入基底的沟槽中，之后再以化学机械研磨程序(CMP)去除多余的介电层，以完成沟槽隔离制程。
然而，随着元件集成度的提升，浅沟槽的尺寸也不断缩小的情况下，当氧化矽填入沟槽时便容易形成所谓孔洞(void)，或钥匙孔(keyhole)的情况。形成孔洞白原因，是因为以传统地化学气相沉积法沉积氧化矽时，氧化矽在浅沟槽的顶端容易形成悬突物。如图1所示，沟槽隔离制程常遭遇的问题便是沟槽中会形成孔洞。当介电材料160填入沟槽140时，沟槽140在靠近顶端的部分通常会变得狭窄，使得后头的氧化矽无法完全填入沟槽中，因此留下孔洞200。孔洞的存在会使得污染物容易残留在孔洞中造成污染，并使得浅沟槽隔离区最后的氧化矽表面低于主动区表面。除此之外，亦会增加接合漏电流。虽然增加沟槽宽度可以避免孔洞的形成，然而，如此一来却降低了元件密度。
因此，为了使元件隔离的技术更臻于完善，实有必要提出一种能够解决孔洞问题，同时又能允许高集成度的元件隔离技术。发明内容
有鉴于此，本发明的主要目的就是提供一种新颖的隔离制程以克服孔洞形成的问题，并兼顾高集成度的隔离能力。
为达到上述与其他目的，本发明提供一种新颖的隔离制程，其中隔离区的形成，是在半导体基底上沉积一层隔离层，然后将此隔离层定义成复数个平台状(mesas)，以作为隔离区。此方法有别于传统沟槽隔离制程(trench isolation process)，不需将绝缘物填入沟槽中，因此可避免孔洞的形成。依照本发明的另一项特征，在定义出隔离区之后，是设置一半导体层在任意两个隔离区之间，以作为半导体元件的主动区。易言之，半导体元件将会形成在新生成的半导体层上，而非原本的基底上。
依照本发明的方法，其主要步骤包括：形成一隔离层于一半导体基底上；定义隔离层以形成至少两个隔离平台；形成一半导体层于基底上，且其厚度至少覆盖住上述隔离平台；以及对半导体层进行平坦化直到露出上述隔离平台为止，借此在两个隔离平台之间形成一半导体区，作为元件的主动区。
依照本发明的另一型态，其主要步骤包括：形成一隔离层于一半导体基底上；形成一光阻层于该隔离层上；定义光阻层以形成一罩幕图案，其实质上为预定形成主动区的反向图案；以上述光阻图案为蚀刻罩幕，非等向性地蚀刻隔离层，借此形成复数个隔离平台；去除光阻图案；形成一半导体层于基底上，且其厚度至少覆盖住上述隔离平台；以及对半导体层进行平坦化直到露出上述隔离平台为止，借此在上述隔离平台之间形成复数个半导体区，作为元件的主动区。
由此，本发明具有显著的效果，有效地解决了沟槽中会形成孔洞的问题。附图说明
图1是显示习知的沟槽隔离制程中，填沟所产生的孔洞；
图2-图6是一系列剖面图，用以说明本发明一较佳实施例的元件隔离制程。
图号说明：
10、半导体基底； 12、氧化层；
14、氮化层； 16、隔离层；
16a-c、隔离平台； 18、光阻图案；
20、半导体层； 20a-d、主动区；
22、MOS电晶体； 100、半导体基底；
140、隔离沟槽； 160、介电材料；
200、孔洞具体实施方式
请参阅图2至图6，其显示本发明的一较佳实施例中的元件隔离制程。图2显示一半导体基底10，其上覆盖有一层用来作为隔离元件的隔离层(isolation layer)16。此隔离层16的材质可选用各种绝缘材料，并可为单层或由数层介电层堆叠而成。在本实施例中，隔离层16是由一层氧化层12与一层氮化层14所构成，其中氮化层14设于氧化层12上，以在后续的研磨程序中作为研磨终止层。在其他实施例中，隔离层16亦可使用本身能作为研磨终止层的单一绝缘材料，例如，氮化矽、矽碳化物(silicon carbide)、钻石等。氧化层12可热氧化法形成，或以习知的常压或低压化学气相沉积法(Low Pressure CVD)沉积而成。氮化层14通常则是以低压化学气相沉积法，利用二氯矽烷(SiCl2H2)与氨气(NH3)为反应气体沉积而成。氧化层12的厚度较全大于2000，氮化层14的厚度较佳大于1000。
图3所示是将基底上的隔离层16定义成复数个隔离平台(isolationmesas)16a、16b、16c。首先，在半导体基底10上覆盖一层可用来作为蚀刻罩幕的材料，例如光阻。然后再以传统的微影技术将此光阻层定义成一罩幕图案18，其实质上为预定形成的主动区的反向图案(reverseastive area mask)。然后，以光阻图案18为蚀刻罩幕，依序蚀刻氮化层14与氧化层12，便可得到如图中所示的隔离平台16a、16b、16c。此蚀刻程序可使用反应性离子蚀刻、化学电浆蚀刻、或其他任何非等向性的(anisotropic)蚀刻技术。
请参阅图4，去除光阻图案18之后，沉积一层半导体层20覆盖在基底10上，且其厚度至少将隔离平台16a、16b、16c完全覆盖住。此半导体层20例如是一层磊晶砂层，其可利用矽烷气体在700-1150℃的温度范围下形成。半导体层20亦可能是一层复晶矽层，以低压化学气相沉积法，利用矽烷气体在575-650℃的温度范围下沉积而成。此外，由于半导体层后续将作为元件的主动区，因此亦可视需要而定，将P型离子(如硼)或N型离子(如磷或砷)掺杂在半导体层20中。
图5所示是将半导体层20加以平坦化直到露出隔离平台16a、16b、16c的表面。半导体层20的平坦化可采用回蚀刻或化学机械研磨(Chemical-Mechanical Polishing；CMP)程序。较佳者，是使用化学机械研磨法并以氮化层14作为研磨时的终止层。如此一来，半导体层所残留下来的部分便成为由数个隔离平台16a、16b、16c所交替分离的半导体区20a、20b、20c、20d。因此，半导体区20a、20b、20C、20d便成为主动区，其上可形成半导体元件，而隔离平台16a、16b、16c便成为隔离区，以在电性上隔离相邻的主动区。
在此之后，便可依照习知的半导体制程，在主动区20a、20b、20c、20d上制作所需要的任意元件，例如MOS电晶体、电阻、逻辑元件等。图6是用以举例说明当MOS电晶体制作在主动区20b、20c上的情形。
应特别注意的是，由于上述的隔离区16a、16b、16c是经由一隔离层16蚀刻而成，并非借由将介电材料填入沟槽而得，因此可以避免传统沟槽隔离技术中，因为填沟不良而形成孔洞的问题。此外，虽然上述实施例中是以氮化层/氧化层作为隔离层16，但本发明的范围不限于此，本发明可使用任何适当的介电材料来作为隔离层16。
本发明虽以较佳实施例揭露如上，然其并非用以限定本发明的范围，任何熟习此项技艺者，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视权利要求范围所界定的为准。