微浅绝缘沟槽结构制备法 【技术领域】
本发明是有关于一种半导体制程的方法，且特别是有括于一种微浅绝缘沟槽结构(shallow trench isolation；STI)制备法，如此可以避免漏电(current leakage)以及寄生电晶体(parasitic transistor)的现象发生。背景技术
近年来，随着半导体集成电路制造技术的发展，晶片中所含元件的数量不断增加，元件的尺寸也因集成度的提升而不断地缩小，生产线上使用的线路宽度已由次微米(sub-micron)进入了四分之一微米(quarter-micron)甚或更细微尺寸的范围。而无论元件尺寸如何缩小化，在晶片中各个元件之间仍必须做适当地绝缘或隔离，方可得到良好的元件性质。这方面的技术一般称为元件隔离技术(device isolationtechnology)，其主要目的是在各元件之间形成隔离物，并且在确保良好隔离效果的情况下，尽量缩小隔离物的区域，以空出更多的晶片面积来容纳更多的元件。
在各种元件隔离技术中，局部矽氧化方法(LOCOS)和浅沟槽隔离区(STI)制程是最常被采用的两种技术，尤其后者因具有隔离区域小和完成后仍保持基底平坦性等优点，更是近来颇受重视的半导体制造技术。
传统的浅沟槽隔离区地制造方法，如图1A至图1I所绘示的制造流程剖面图。
首先，请参照图1A，在一矽基底2表面上，以热氧化法(thermaloxidation)形成一垫氧化层(pad oxide)4，并以化学气相沉积法(chemical vapor deposition)沉积氮化矽层6于垫氧化层4上。
接着，请参照图1B，涂布一光阻层8于氮化矽层14上，并以微影(Photolithography)程序定义其图案，露出欲形成元件隔离区的部分。利用光阻层8当作罩幕，依序蚀刻上述氮化矽层6和垫氧化层4，如图1C所示。
接着，请参照图1D，利用适当溶液去除光阻层8后以氮化矽层14和垫氧化层12当作罩幕，蚀刻矽基底2，以于其中形成复数浅沟槽10，用以定义元件的主动区(active region)。
请参照图1E，对基底2施行热氧化法，以在复数浅沟槽10的底部和侧壁上成长一薄氧化矽当作衬氧化层(lining oxide layer)12。
接着，请参照图1F，施行化学气相沉积程序，例如使用O3和一种含有矽与氧的有机矽化物(tera-ethyl-ortho-silicate；TEOS)当作反应物形成氧化层14或以高密度电浆化学气相沉积(HDP CVD)形成氧化层14，使其填满复数浅沟槽10并覆盖在氮化矽层6表面上。
接下来，请参照图1G，施行一化学性机械研磨程序(CMP)，以氮化矽层6作为终止层，去除氧化层14高出氮化矽层6表面的部分，以形成表面平坦的元件隔离区14a。之后，以适当蚀刻方法依序去除氮化矽层6和垫氧化层4，便完成浅沟槽隔离物14a制程。然而，TEOS或高密度电浆化学气相沉积(HDP CVD)氧化物的腐蚀速率高于热氧化法形成的氧化物，因此，在去除氮化矽层6和垫氧化层4的蚀刻程序中，浅沟槽氧化物14a邻近氮化矽层6和垫氧化层处的侧壁受蚀刻液腐蚀，在边缘处形成凹陷，如图1H所示。
如此一来，便衍生出寄生电晶体(parasitic transistor)的问题。
此外，上述的习知浅沟槽隔离制造方法中，是以氮化矽作为CMP的罩幕，因此在沟槽形成的蚀刻过程及后续的CMP平坦化程序中，容易引发应力(stress)，使得半导体基底结构及衬垫氧化层中产生缺陷，导致MOSFET被应力电压或电流发生会造成引发漏电(stress induced currentleakage；SICL)的问题。
然而，在传统制程中，为解决微影制程中曝光的问题，熟悉此技艺人士利用抗反射层(anti-reflective layer)于做为CMP罩幕层(hardmask)的氮化矽层上方，用以降低驻波效应，缩小临界尺寸(criticaldimension)与提升解析度(resolution)。但是，用来作为化学机械研磨(CMP)的罩幕层的氮化矽层，在去除的程序中，常会有清除不乾净的残留问题，造成污染，影响后续的电性质。发明内容
有鉴于此，为了解决上述问题，本发明主要目的在于提供一种微浅绝缘沟槽结构制备法，可适用于缩小化的元件以及防止漏电的问题发生。
为获致上述的目的，本发明提出一种微浅绝缘沟槽结构制备法，此方法的步骤主要是包括：
提供一半导体基底；依序形成一抗反射层、一罩幕层于上述基底表面；利用微影蚀刻制程将上述罩幕层形成一罩慕图案；利用上述罩幕图案为遮蔽物，蚀刻上述基底以形成复数浅沟槽区；全面性形成一绝缘层于上述基底以填满上述复数浅沟槽区；平坦化处理，直到露出上述罩幕图案；实施热处理；以及依序除去上述罩慕图案、上述抗反射层。
由此，本发明具有显着的效果，有效地解决了缩小化的元件以及防止漏电的的问题发生。附图说明
图1A-1H，是显示习知的浅沟槽隔离物的制造流程剖面图；
图2A-2F，是显示依据本发明的微浅绝缘沟槽结构制备法流程剖面图。
图号说明：
2、22-半导体基底； 4、24-垫氧化层；
24a-垫氧化层图案； 6、26-抗反射层；
26a-抗反射层图案； 28-罩慕层；
28a-罩幕层图案； 10、30-复数浅沟槽区；
12、32-衬垫氧化层； 14、34-绝缘氧化层；
14a、34a-复数浅沟槽隔离物；
I-浅沟槽绝缘物表面与基底表面的高度差。具体实施方式
以下请参照图2A-2F，是显示依据本发明的微浅绝缘沟槽结构制备法流程剖面图。
首先，请先参照图2A，提供一半导体基底22，并且依序形成一垫氧化层(pad oxide)24、一抗反射层(ARC)26及一罩幕层28于上述基底22表面。其中垫氧化层24例如以热氧化法形成，而抗反射层26例如为矽氧氮化合物(SixOyNz)，其形成方法例如为化学气相沉积法(CVD)，并且罩幕层28例如是以化学气相沉积法形成的氮化物。
接着，请参照图2B，利用微影蚀刻制程，形成复数浅沟槽区30。其中在定义复数浅沟槽图案时，以矽氧氨化合物(SixOyNz)为材质的抗反射层26可以消除于曝光时非预期的反射光，以增加微影的解析度。
接着，请参照图2C，实施热氧化法程序，大约在1000℃的温度下进行氧化反应，以形成一衬垫氧化层(liner layer)32，来修补因沟槽蚀刻所造成的表面损伤。
接着，请参照图2D，施行化学气相沉积程序，全面性形成一绝缘氧化层34于基底22，例如：腐蚀速率较TEOS氧化物接近热氧化法氧化物的高密度电浆化学气相沉积(HDP CVD)氧化物，以填满复数浅沟槽区30，并且预先形成的衬垫氧化层32，可以确保基底22与绝缘氧化层34的界面品质。
接着，请参照图2E，实施化学机械研磨法(CMP)程序，平坦化绝缘氧化层34，直到露出罩幕图案28a，以形成复数浅沟槽隔离物34a。
最后，请参照图2F，实施蚀刻程序，依序以热磷酸去除罩幕图案28a、以蚀刻剂未饱和电浆化学法(etchant un-saturate plasma chemistry：EUPC)去除矽氧氮化物(SixOyNz)层图案26a及以氢氟酸去除垫氧化层图案24a，其中蚀刻剂未饱和电浆化学法(EUPC)的环境气氛例如为10-3torr的氩气(argon gas)，并且例如以大约700瓦(watt)辐射频率功率(radiofrequency power)施行。矽氧氮化合物(SixOyNz)层图案26a及垫氧化层图案24a去除后，浅沟槽绝缘物34a并未因蚀刻造成边缘凹陷的现象其表面仍与基底22表面维持一高度差I。
如前所述，其中抗反射层26可做为一高度控制层，亦即借由将抗反射层26的厚度控制在所预期的最终绝缘层34a与基底22的表面高度差I的范围内，例如为10-100μm。换言之，借由改变抗反射层26的厚度可以控制最终绝缘层34与基底22的表面高度差。增加其高度差，可以避免寄生电晶体的产生。
如前所述，实施化学机械研磨程序后，更包括：全面性实施热处理。在环境温度为900-1300℃下，可以使得各层材质致密化，以释放制程中所引发的内应力，减少各村料界面的损伤。
综合上述，本发明照少提供下优点：
1.根据本发明于化学机械研磨后，实施热处理程序，如此可以使材料致密化，并且释放于制程中所引发的内应力，以避免MOSFET被应力电压或电流时引发漏电流(SICL)的问题发生
2.根据本发明是将抗反射层置于氮化矽层底部，可以消除于曝光时非预期的反射光，增加微影制程的解析度，可适用于元件尺寸的缩小化，再利用蚀刻剂未饱和电浆化学法(EUPC)以除去底部抗反射层(BARC)，如此一来，可以将去除氮化矽层后，仍残留于抗反射层上的细微颗粒一并清除乾净，避免造成污染。
3.根据本发明是同时利用底部抗反射层(BARC)做为一高度控制层。可以借由控制底部抗反射层(BARC)的厚度在预期浅沟槽绝缘物与基底表面的高度差的范围内，以达到避免寄生电晶体的问题产生。
本发明虽以较佳实施例揭露如上，然其并非用以限定本发明的范围，任何熟习此项技艺者，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视权利要求范围所界定的为准。