具高介电物质的硅/氧化物/氮化物/氧化物/硅器件架构 【发明领域】
本发明是有关于一种硅/氧化物/氮化物/氧化物/硅(silicon-oxide-nitride-oxide-silicon，简称SONOS)半导体架构(component)，且特别有关于一种在氮化硅只读存储器(nitride only memory，简称NROM)半导体器件中的硅/氧化物/氮化物/氧化物/硅架构。背景技术
图1是公知一种氮化硅只读存储器件10。请参照图1，氮化硅只读存储器件10包括一基底12，其中具有一N型源极区(n-type source region)14、一N型漏极区(n-type drain region)16与位于其间的一P型信道区(p-typechannel region)18。氮化硅只读存储器件10还包括形成于信道区18、部分源极区14与部分漏极区16上的一氧化物/氮化物/氧化物(ONO)结构28。氧化物/氮化物/氧化物结构28包含位于基底12上的第一氧化层20、在第一氧化层20上的一氮化层22、在氮化层22上的第二氧化层24。氮化硅只读存储器件10还包括在第二氧化层24上的一栅极结构(gatestructure)26，以及邻接至少栅极结构26的侧壁间隙壁(sidewall spacer，未绘示)。
氮化层22通过捕捉电子于其中来“储存”电荷(electrical charge)，且第一与第二氧化层20、24的厚度应足以防止漏电(leakage)，譬如在一般操作情形下储存的电子的直接穿隧(tunneling)。利用穿隧增进热电洞注入(tunnel-enhanced hot hole injection)达到抹除，以及由信道热电子注入(channel hot electron injection)来施行程序化。氮化硅只读存储器件10可以储存至两个完全分开的位，但是只有一个位可同时被程序化与储存。美国专利第6011725号，由Boaz Eitan所写标题为“Two Bit Non-VolatileElectrically Erasable and Programmable Semiconductor Memory CellUtilizing Asymmetrical Charge Trapping”，描述用以储存二位数据(two bitsof data)的一种根据氮化硅只读存储器件的非挥发性存储器件，并且借此并入参考文献中。
因为氮化层22可用于单独储存电荷，所以二位数据可被写入氮化硅只读存储器件10中。请继续参照图1，在程序化期间在其中地一注入点(injection point)A或B注入电子于氮化硅层22内，以及分别储存于氮化层22的其中的一位置22-1与22-2。注入点A位在源极区14与信道区18之间的接合处(junction)。而注入点B位在漏极区16与信道区18之间的接合处。由于N型杂质(impurity)的扩散，使源极区14与漏极区16都超出基底12的区域而在栅极结构28下方。结果注入点A与B均位在栅极结构26底下。
由于位置22-1与22-2间的接近(proximity)，在储存的二位数据间的扰乱(interference)或干扰(cross-talk)也许会妨碍储存的数据被精确地读出。因此，储存电荷的位置通常被以尽可能大的距离分开。然而，上述要求会妨碍公知氮化硅只读存储单元的栅极长度的降低，以符合深次微米(deepsub-micron)的运用。发明内容
本发明提出一种半导体存储器件，包括具有一源极区、一漏极区与位于其间的一信道区的一基底、位于信道区上的第一氧化层、在第一氧化层上的一氮化层、在氮化层上的第二氧化层、第二氧化层上的一栅极结构，其中在栅极结构底下的基底中有一区域没有源极与漏极区其中之一，以及在氮化层上至少有一侧壁间隙壁邻接栅极结构，其中侧壁间隙壁具有一介电系数值(dielectric constant value)足以在侧壁间隙壁底下的基底中形成一反向区域(inversion region)，以连接在侧壁间隙壁下面有源/漏极区与信道区的区域，以及其中电荷储存于至少一侧壁间隙壁底下的部分氮化层内。
一方面，此一半导体器件还包括至少一注入点，以注入电子于氮化层中，其中注入点位于信道区以及源/漏极区其中之一之间的接合处。
另一方面，注入点是位于侧壁间隙壁底下。
又一方面，介电系数值大概在25与30之间。
依照本发明，另提出一种氮化硅只读存储器件，包括具有一源极区、一漏极区与位于其间的一信道区的一基底、位于信道区上的第一氧化层、在第一氧化层上的一氮化层、在氮化层上的第二氧化层、第二氧化层上的一栅极结构，其中在栅极结构底下的基底中有一个没有源/漏极区的区域、以及在氮化层上有数个侧壁间隙壁邻接栅极结构，以及至少一注入点，以在氮化层中注入电子，其中注入点位于信道区以及源/漏极区其中之一之间的接合处，且电荷被储存于侧壁间隙壁底下的部分氮化层中。
一方面，注入点是位于其中一个侧壁间隙壁底下。
本发明额外的目的与优点将于下列描述中被部分提出，并且从描述中将是部分明显的，或是在发明的实施中获悉。本发明的目的与优点将以分别指出于权利要求中的要素(element)与结合(combination)被理解与达成。
已知前述大体的描述与后续详细的描述皆是示范性的以及只是解释用的，而非限定本发明用。
为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明。附图说明
图1是公知一种氮化硅只读存储器件；以及
图2是本发明的一较佳实施例的一种氮化硅只读存储器件的剖面图。
图式的标号说明：
10，30：氮化硅只读存储器件 12，32：基底
14，34：源极区 16，36：漏极区
18，38：信道区 20，24，40，44：氧化层
22，42：氮化层
22-1，22-2，42-1，42-2：位置 26，46：栅极结构
28：氧化物/氮化物/氧化物结构 48：侧壁间隙壁
A，B，C，D：注入点具体实施方式
本发明将详细于实施例中被提及，并于图标中说明此一实例。只要可能的话，在图标中使用的相同图式标号即代表相同或类似的部位。
图2是本发明的一较佳实施例的一种氮化硅只读存储器(nitride onlymemory，简称NROM)器件30的剖面图。请参照图2，氮化硅只读存储器件30包括具有一源极区(source region)34、一漏极区(drain region)36与位于其间的一信道区(channel region)36的一硅基底32。而氮化硅只读存储器件30可以是一N型氮化硅只读存储器或一P型氮化硅只读存储器。于一实施例中，源极区34与漏极区36是N型区域以及信道区38是P型区域。于另一实施例中，源极区34与漏极区36是P型区域以及信道区38是N型区域。
氮化硅只读存储器件30也包括一氧化物/氮化物/氧化物(ONO)结构(未标号)含有形成位于信道38上的第一氧化层40、在第一氧化层40上的一氮化层42、在氮化层42上的第二氧化层44。氮化硅只读存储器件30还包括在第二氧化层44上的一多晶硅(polysilicon)栅极结构(gatestructure)46，以及形成于氮化层42上邻接栅极结构46的侧壁间隙壁(sidewall spacer)48。这个侧壁间隙壁48具有高介电系数(dielectric constant)K以及包括如氧化钽(Ta2O5)的氧化物材质。
在操作中，本发明的氮化硅只读存储器件30能够储存二位的数据(two bits of data)。请继续参照图2，在程序化期间在其中的一注入点(injection point)C或D注入电子于氮化硅层42内，以及分别储存于氮化层42的其中的一位置42-1与42-2。注入点C位在源极区34与信道区38之间的接合处(junction)。而注入点D位在漏极区36与信道区38之间的接合处。注入点C与D都位于侧壁间隙壁48底下的基底32部位，并且在栅极结构46底下的区域外。
在本发明的制作工艺期间，控制源极区34与漏极区36的形成以使栅极结构46底下的区域里没有任一区扩散进入。而具有高介电系数的侧壁间隙壁48能够在侧壁间隙壁48底下形成低阻抗(low-impedance)的反向区域(inversion region)，而实际上连接在侧壁间隙壁48底下有信道区38、源极区34与漏极区36的区域。低阻抗的反向区域也会使较大电流流经侧壁间隙壁48底下的基底区域。因此，譬如大于25的较高的介电系数，就是使具低阻抗的较大反向区域可被形成。于一实施例中，侧壁间隙壁48具有大概在25至30之间的介电系数值。本发明的信道区38是在栅极结构46底下被延伸。在程序化期间于反向区域与源极区34和漏极区36其中之一之间的接合处会形成一电子注入点，因为在氮化硅只读存储器件30基底32中的接合处拥有最高的电场(electrical field)。
因此，本发明能够通过使用侧壁间隙壁的某些特征来控制电子注入点的位置。本发明的电子注入点被移到传统信道区之外，以排除氧化物/氮化物/氧化物结构中二储存位的数据之间的扰乱(interference)。本发明的信道区凭借具高介电系数K的侧壁间隙壁48而延伸至整个反向区域。因为本发明排除二储存位的数据之间的扰乱或干扰(cross-talk)，所以本发明的氮化硅只读存储器件的栅极长度可被降低而适于未来次微米(sub-micron)的运用。
虽然本发明已以较佳实施例公开如上，然其并非用以限定本发明，任何熟悉此技术者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视权利要求所界定为准。