具有保护二极管的氮化硅只读存储器结构及其操作方法 【技术领域】
本发明是有关于一种非挥发性内存(Non-Volatile Memory)元件的结构，且特别是有关于一种具有保护二极管的氮化硅只读存储器结构及其操作方法。背景技术
非挥发性内存中的可电擦除且可编程只读存储器(ElectricallyErasable Programmable Read Only Memory，EEPROM)具有可进行多次数据的存入、读取、擦除等动作，且存入的数据在断电后也不会消失的优点，所以已成为个人计算机和电子设备所广泛采用的一种内存元件。
典型的可电擦除且可编程只读存储器以掺杂的多晶硅制作浮置栅极(Floating Gate)与控制栅极(Control Gate)。当内存进行程序化(Program)时，适当程序化的电压分别加到源极区、漏极区与控制栅极上，电子将由源极区经由信道(Channel)流向漏极区。在此过程中，将有部分的电子会穿过多晶硅浮置栅极层下方的穿隧氧化层(Tunneling Oxide)，而进入多晶硅浮置栅极层中，并且会均匀分布于整个多晶硅浮置栅极层中，此种电子穿越穿隧氧化层进入多晶硅浮置栅极层的现象，称为穿隧效应(Tunneling Effect)。可电擦除且可编程只读存储器一般的操作机制是以上述信道热电子(Channel Hot-Electron Injection)机制进行程序化，并且利用Fowler-Nordheim穿隧(F-N Tunneling)效应进行擦除。但是，若多晶硅浮置栅极层下方的穿隧氧化层有缺陷(Defect)存在，则容易造成元件的漏电流，影响元件的可靠度。
为了解决传统可电擦除且可编程只读存储器元件漏电流的问题，目前公知的一种方法是利用一电荷捕捉层取代多晶硅浮置栅极，电荷捕捉层的材质例如是氮化硅。而形成一种由氧化硅/氮化硅/氧化硅(ONO)复合层所构成的堆栈式(Stacked)栅极结构的EEPROM。因为电荷捕捉层的材质为氮化硅，所以此种EEPROM也称为氮化硅只读存储器(NROM)。因为，氮化硅层具有抓住电荷的效果，所以注入氮化硅层中地电子并不会均匀分布于整个氮化硅层中，而是以高斯分布的方式集中于氮化硅层的局部区域上。由于注入于氮化硅层的电子仅集中于局部的区域，因此，对于穿隧氧化层其缺陷的敏感度较小，元件漏电流的现象较不易发生。
然而，在一般的氮化硅只读存储器的制造过程中，由于工艺环境的影响，例如使用等离子体(Plasma)等将会使得电荷沿着金属移动，发生所谓的天线效应(Antenna Effect)，瞬间的电荷不平衡，将使部分电荷陷入氧化硅/氮化硅/氧化硅(ONO)复合层中，造成只读存储器元件形成不均匀的程序化(Program)的现象，进而导致启始电压的分布(0.3伏特至0.9伏特)过大的问题。
为了解决上述问题，公知一种解决天线效应所造成只读存储器元件程序化问题的方法，是在基底中形成与字符线电相连的二极管(N+掺杂区)，当二极管中的瞬间电荷达到一定值时，则由电崩溃的方式将电荷释放至基底中。然而具有此种结构的氮化硅只读存储器元件，在进行程序化或读取操作时，由于施予字符线的偏压会高于二极管(N+掺杂区)的崩溃电压，因此施予字符线的偏压会因二极管(N+掺杂区)的电崩溃而降低，进而影响元件操作(写入/擦除)的速度。发明内容
因此，本发明的一目的在于提供具有保护二极管的氮化硅只读存储器结构及其操作方法，由具有可变崩溃电压的保护二极管，以防止氮化硅只读存储器的氧化硅/氮化硅/氧化硅(ONO)复合层损伤或程序化的现象。
本发明的另一目的在于提供具有保护二极管的氮化硅只读存储器结构及其操作方法，利用具有可变崩溃电压的保护二极管，使氮化硅只读存储器在进行程序化或读取操作时不会降低输入的电压，而影响元件操作(写入/擦除)的速度。
本发明提供一种具有保护二极管的氮化硅只读存储器结构，此结构是由基底、氮化硅只读存储器存储单元、N+掺杂区、N+保护环与多晶硅保护环所构成，其中基底、N+掺杂区、N+保护环与多晶硅保护环构成一保护二极管。氮化硅只读存储器存储单元位于基底上。N+掺杂区位于基底中，且N+掺杂区与氮化硅只读存储器存储单元的一字符线电接触。N+保护环位于环绕N+掺杂区的基底中。多晶硅保护环位于N+掺杂区与N+保护环之间的基底上。
本发明另外提供一种具有保护二极管的氮化硅只读存储器的操作方法，其中保护二极管结构是由一N+掺杂区、一N+保护环与一多晶硅保护环所构成。N+掺杂区位于基底中，且N+掺杂与氮化硅只读存储器存储单元的一字符线电接触。N+保护环位于环绕N+掺杂区的基底中。多晶硅保护环位于N+掺杂区与N+保护环之间的基底上。此方法是于进行程序化操作时，于字符线施加一第一正电压，于多晶硅保护环施加一第二正电压，并使N+保护环浮置。进行读取操作时，于字符线施加一第三正电压，于多晶硅保护环施加第四正电压，并使N+保护环浮置。进行擦除操作时，于氮化硅只读存储器存储单元的一N-井施加一第五正电压。
本发明是由金属内联机将后段工艺所产生的电荷导入二极管(N+掺杂区)，且二极管(N+掺杂区)崩溃电压例如是3伏特至5伏特。因此，瞬间不平衡的电荷可以由基底流走，可以避免因电荷陷入氧化硅/氮化硅/氧化硅(ONO)复合层的氮化硅层(电荷捕捉层)中所造成的问题。
而且，本发明于二极管(N+掺杂区)的周围形成N+保护环，并且于N+保护环与二极管(N+掺杂区)之间的基底上形成多晶硅保护环。在进行氮化硅只读存储器存储单元的程序化或读取操作时，于多晶硅保护环上施加一正偏压，使二极管(N+掺杂区)的接面轮廓变平滑，调变二极管(N+掺杂区)的崩溃电压，使其崩溃电压提高。所以，具有本发明的可变崩溃电压的保护二极管结构的氮化硅只读存储器在操作时，并不会降低输入的电压而使得程序化或读取的速度变慢。
此外，本发明是以在二极管(N+掺杂区)周围形成一个N+保护环，当然也可以于二极管(N+掺杂区)周围形成两个以上的N+保护环，以使二极管(N+掺杂区)的崩溃电压的调变范围更为广泛。附图说明
图1为依照本发明实施例所绘示的一种具有可变崩溃电压的保护二极管的俯视图；
图2为依照本发明实施例所绘示的一种具有可变崩溃电压保护二极管的氮化硅只读存储器结构的剖面图；
图3为依照本发明实施例所绘示的一种具有保护二极管的氮化硅只读存储器的程序化或读取操作的示意图；以及
图4为依照本发明实施例所绘示的一种具有保护二极管的氮化硅只读存储器的擦除操作的示意图。
附图标记说明：
100：基底
102：N-井
104：P-井
106：电荷捕捉层
108：栅极导体层(字符线)
110：二极管(N+掺杂区)
112：多晶硅保护环
114：N+保护环
116、118、120：插塞
122、124、128：导线
126：介层窗
C1、C2：接面轮廓具体实施方式
本发明所说明的一种具有可变崩溃电压保护二极管的氮化硅只读存储器结构及其操作方法，请同时参照图1与图2，用以详细说明本发明的实施例。图1为依照本发明实施例所绘示的一种具有可变崩溃电压的保护二极管的俯视图。而图2为依照本发明实施例所绘示的一种具有可变崩溃电压保护二极管的氮化硅只读存储器结构的剖面图。
首先，请参照图1与图2，本发明的具有可变崩溃电压保护二极管的氮化硅只读存储器结构包括基底100、N-井102、P-井104、电荷捕捉层106、栅极导体层108(字符线)、二极管(N+掺杂区)110、多晶硅保护环(Poly Guard Ring)112、N+保护环114、插塞116、插塞118、插塞120、导线122与124、介层窗126以及导线128构成。
基底100例如是P-基底。栅极导体层108(字符线)覆盖于基底100上，且栅极导体层108例如是由多晶硅层与金属硅化物层组成。电荷捕捉层106位于栅极导体层108与基底100之间，且电荷捕捉层106例如是一氧化硅/氮化硅/氧化硅(ONO)结构。N-井102位于栅极导体层108下方的基底100中。P-井104位于栅极导体层108与N-井102的间的基底100中。二极管(N+掺杂区)110位于基底100中，并与栅极导体层108(字符线)隔离。N+保护环114位于基底100中，且环绕二极管(N+掺杂区)110。多晶硅保护环112位于二极管(N+掺杂区)110与N+保护环114之间的基底100上。导线122位于基底100上方，其一端由插塞116与栅极导体层108(字符线)电连接，另一端由插塞118与二极管(N+掺杂区)110电接触。导线128位于基底100上方，其由介层窗126连接导线122。导线124位于基底100上方，其由插塞120与多晶硅保护环112电接触。
上述说明本发明的具有可变崩溃电压的保护二极管的结构。接着说明本发明具有可变崩溃电压的保护二极管的结构的操作方法。
请参照图2，在进行完成非挥发性内存的含有等离子体的后段工艺时，在可由插塞116、导线122以及插塞118将工艺所产生的电荷导入二极管(N+掺杂区)110(图中箭号所示)，且二极管(N+掺杂区)110的崩溃电压例如是3伏特至5伏特。因此，当瞬间的电荷达到一定值(3伏特至5伏特)，则由电崩溃的方式将电荷释放，使电荷从接面轮廓C1的接合尖角(Junction Corner)流入基底100中，可以避免因电荷陷入电荷捕捉层106中所造成的问题。
请参照图3，当对氮化硅只读存储器存储单元进行程序化操作时，通常是利用信道热电子注入(Channel Hot Electron Injection，CHEI)效应来进行，而需要施予栅极导体层108(字符线)一正偏压，此正偏压例如是6伏特至9伏特左右。然而当施予栅极导体层108例如是6伏特至9伏特的正偏压时，在二极管(N+掺杂区)110的崩溃电压必须要调整成大于施予栅极导体层108的偏压，其例如是7伏特至10伏特左右，否则施予栅极导体层108的电流会有一部分经过导线122与插塞118导入二极管(N+掺杂区)110中，并以电崩溃方式导入基底100中，造成氮化硅只读存储器的程序化速度变慢。因此，由导线124与插塞120施予一偏压至多晶硅保护环112上，此偏压例如是8伏特至11伏特左右，并且使N+保护环114浮置。如此，二极管(N+掺杂区)110的接面轮廓C1会扩大成为接面轮廓C2而使得接合尖角变平滑，二极管(N+掺杂区)110的崩溃电压就会改变成7伏特至10伏特左右，因此在进行氮化硅只读存储器程序化时，施予栅极导体层108(字符线)的偏压就不会经由二极管(N+掺杂区)110流入基底100中，可以维持氮化硅只读存储器的程序化速度。
在进行氮化硅只读存储器存储单元的读取操作时，通常需要施予栅极导体层108(字符线)一正偏压，此正偏压例如是2伏特至4伏特左右。然而当施予栅极导体层108例如是2伏特至4伏特的正偏压时，在二极管(N+掺杂区)110的崩溃电压必须要调整成大于施予栅极导体层108的偏压，其例如是7伏特至10伏特左右，否则施予栅极导体层108的电流会经过导线122与插塞118导入二极管(N+掺杂区)110中，并经过电崩溃而导入基底100中，造成氮化硅只读存储器的读取速度变慢。因此，由导线124与插塞120施予一偏压至多晶硅保护环112上，此偏压例如是8伏特至11伏特左右，并且使N+保护环114浮置。如此，二极管(N+掺杂区)110的接面轮廓C1会变大成为接面轮廓C2使接合尖角变平滑，二极管(N+掺杂区)110的崩溃电压就会改变成7伏特的10伏特左右，因此在进行氮化硅只读存储器的数据读取时，施予栅极导体层108(字符线)的偏压就不会经由二极管(N+掺杂区)110流入基底100中，可以维持氮化硅只读存储器的数据读取速度。
请参照图4，在进行氮化硅只读存储器存储单元的擦除操作时，通常是利用价带-导带间热电洞(Band to Band Hot Hole)效应从位线将数据擦除，而需要施予N-井102一正偏压，此正偏压例如是5伏特左右，使栅极导体层108至P-井104间产生一负电压。由于二极管(N+掺杂区)110的崩溃电压不需要进行调整，因此不需要施予一偏压至多晶硅保护环112。
依照上述实施例所述，本发明于含有等离子体的后段工艺中，由金属内联机将工艺所产生的电荷导入二极管(N+掺杂区)，且二极管(N+掺杂区)崩溃电压例如是3伏特至5伏特。因此，瞬间不平衡的电荷可以由基底100流走，可以避免因电荷陷入氧化硅/氮化硅/氧化硅(ONO)复合层106的氮化硅层(电荷捕捉层)中所造成的问题。
而且，本发明于二极管(N+掺杂区)的周围形成N+保护环，并且于N+保护环与二极管(N+掺杂区)之间的基底上形成多晶硅保护环。在进行氮化硅只读存储器存储单元的程序化或读取操作时，于多晶硅保护环上施加一正偏压，使二极管(N+掺杂区)的接面轮廓变平滑，提高二极管(N+掺杂区)的崩溃电压。所以，具有本发明的可变崩溃电压的保护二极管结构的氮化硅只读存储器在操作时，并不会降低输入的电压而使得程序化或读取的速度变慢。
此外，上述实施例中以在二极管(N+掺杂区)周围形成一个N+保护环，当然也可以于二极管(N+掺杂区)周围形成两个以上的N+保护环，以使二极管(N+掺杂区)的崩溃电压更为提高。
虽然本发明已以一实施例说明如上，然其并非用以限定本发明，任何熟悉此技术者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当以权利要求书为准。