离散式电路元件的制作方法 【技术领域】
本发明有关于电路元件及其制作方法。特定而言，本发明有关于一种适于自动化大量生产，适用于电子电路中的离散式电路元件(discrete circuit components)及其制作方法。背景技术
诸如二极管(diode)，晶体管(transistor)，电阻(resistor)与电容(capacitor)等的主动及被动式电路元件(active and passive circuitcomponents)，乃是广泛应用于电子电路中的电路元件。不论是小信号(signal)或较大功率(power)用途的，线性(linear)或数字(digital)性质的电路，都需应用到此些不同性质的离散式电路元件。除了整合于集成电路之中的二极管，电阻与电容之外，离散元件(discretecomponent)形式的二极管，电阻与电容元件，是为使用量极大的电子零件。
由于离散元件形式的电路元件，其在各式各样电子电路中的用量相当大，且其单位售价相对于其它诸如晶体管等的主动元件又不高，故乃是极为适于，或者是说，极需要自动化的大量生产。从另一角度而言，此种数量大而低单价的元件，若无法利用自动化高速生产，便难以具有商业上的竞争力。
离散式电路元件有着多种型式的包装(packaging)，常见者诸如导线型包装(leaded package)。基于小型化的需求，表面黏着技术(SMT，surface-mount technology)型式的离散式元件，已逐渐变成微型化电子装置所需采用的电子元件，故以低成本进行高速率的大量生产，乃是此类离散式电路元件的制造所必须采行地方向。不过，公知技术之中制作此等离散式电路元件的方法，仍无法完全脱离人工加工的步骤。例如，有些型式的离散式二极管电路元件，仍需要倚赖高比例的人工生产步骤。
另一方面，有些已经自动化的离散式电路元件制造方法，仍然采用了仿真人工动作的拾取置放(pick-and-place)，机械手臂式的动作。此类设备虽可将人工干预的程度减低，但由于其一次只能拾取并置放单一只电路元件的限制，故在其整个电路元件的工艺之中，形成了明显的流程瓶颈。发明内容
本发明的目的即在于提供一种离散式电路元件及其制造方法，其元件构造可适合于SMD型式的，诸如EIA标准的芯片尺寸，而其制造方法则可适于进行低成本的大量生产。
为达前述目的，本发明提供一种离散式电路元件，该元件包含有一电路元件晶粒，其具有至少一第一与一第二电极。一第一基板，其一表面上有电性连结至该电路元件晶粒的该第一电极的一导电线路，与一第二基板，其一表面上有电性连结至该电路元件晶粒的该第二电极的一导电线路。一第一电极端面电性地连结至该第一基板的该导电线路且互相垂直，而一第二电极端面则电性连结至该第二基板的该导电线路且互相垂直。其中，第一与第二基板互相平行且包夹该电路元件晶粒，第一基板的该导电线路朝向该第二基板的该导电线路延伸的相反方向延伸，且该第一与第二基板之间未被该电路元件晶粒与该些导电线路所占满的空间被填充以与该第一与第二基板相同材质的材料，以将该电路元件晶粒完全加以包封，且该第一与第二电极端面各对向延伸至该第一或第二基板的外表面上。
本发明并提供一种离散式电路元件的制作方法，其步骤包含有：(a)在一第一基板的一表面上形成一个矩阵多数个的第一导电线路；(b)对应地在一第二基板的一表面上形成一个矩阵多数个的第二导电线路；(c)在该第一及第二基板的该些对应第一及第二导电线路之间，各电性地夹置一电路元件晶粒；(d)在该第一与第二基板之间未被占满的空间填充以与该第一与第二基板相同或相似材质的材料，以将该些电路元件晶粒完全加以包封，以形成包夹矩阵；(e)在该包夹矩阵的表面上，沿着相邻每两排元件之间垂直向下深入切割形成一深槽，到达反对面基板的表面以下，并于两相邻元件之间分别露出一元件的该第一导电线路及另一相邻元件的该第二导电线路；(f)在该每一深槽之中形成一条导电体，填满该深槽，并分别电性接触该两相邻元件的该些露出的该第一及第二导电线路；(g)沿着每一条该导电体，于中央部份切割，到达该导电体底部，以将该导电体切分成电性分离的两对称部份；(h)垂直于该些深槽，沿着相邻每两排元件之间垂直向下深入切割形成一深槽，到达反对面基板的表面以下；与(i)将该些个别离散元件打散分离。
本发明的前述目的及其它特征与优点，在参考所附图式而于后面的说明文字之中，配合说明而非限定性质的较佳实施例进行详细说明之后，当可更易于获得了解。附图说明
图式中的各图分别显示本发明离散式电路元件，于较佳实施例制作方法的工艺步骤过程中，其某些选定阶段的构造视图，其中：
图1A及图1B分别显示本发明离散式电路元件的一基板的透视图，其一表面上形成有导电线路；
图2A及图2B分别显示图1A及图1B中基板的另一表面的透视图，其中显现出互相垂直的凹槽切入于基板的表面以下；
图3为一横截面图，其中显示图1A或图1B的基板上的导电线路被依次覆上金属层；
图4为一横截面图，其中显示图3基板的导电线路上再定置有电路元件的晶粒；
图5为一横截面图，其中显示第二片基板将图4中的电路元件晶粒夹封组合起来；
图6为一横截面图，其中显示图5的两片基板之间的空间被填充以封装材料；
图7为一横截面图，其所显示的截面构造之中以虚线标示出两相邻元件之间，进行切割时所应遵循的位置，以及切割所应去除掉的部份；
图8为一横截面图，其显示图7的构造侧视图在切割深槽切割完成之后的构造细节；
图9为一横截面图，其显示图8中的切割深槽被填入导电性材质的情形；
图10为一横截面图，其显示图9中导电性材质填充再度进行一次切割的处理，以形成一道垂直深入的切槽；
图11为一横截面图，其显示图10中的深入切槽深切到达可将导电材质体切分为互相电性分离的两个部份；与
图12为一透视图，其显示本发明的离散式元件在打散成分离的个体之前的整片矩阵形片状构造。具体实施方式
图式中的各图分别显示本发明离散式电路元件，其较佳实施例制作方法，其中数个选定的过程步骤的各种视图。此些包含了上视图、横截面图以及透视图等的各种视图，系分别显示本发明离散式电路元件制作各个步骤阶段之中的构造。下面的说明文字之中将配合此些选定的阶段性步骤，针对本发明离散式电路元件制作方法的一较佳实施例来进行详细说明。
图1A与图1B显示本发明离散式电路元件可以利用一片大面积的基板作为基础，以制作离散式电路元件。注意到图1A与图1B中基板100的差异，实质仅在于其元件反对表面(图中的下表面)上的凹槽102A及102B的截面形状，其中槽102A具有大致V形的截面形状，而槽102B则为长而宽，大致为矩形的截面形状。其间截面形状差异的作用，将于后面有所说明。
应予指出的是，在本发明的电路元件及其制作方法之中，基板100在工艺的初期阶段中作为多个，而非单一个，个别元件的整体而为共同的承载基础。基板上的所有多个离散式元件，由工艺的初期开始，随着制作步骤而逐渐形成其构造。所有的离散式元件，在工艺的初期阶段，利用整片大面积的基板而以有规则的方式整齐排列而形成，例如，一个二维的矩阵。只有在工艺的后期阶段，当个别的离散式电路元件都制作完成时，才会利用对基板100进行分割，而将个别的元件互相分离开来。
在此应注意到，本发明所公开的离散式电路元件构造及其制作方法，在较佳实施例之中，其最后个别元件个体在互相分离之后，即已完成所有的制造处理程序。此些程序包含了测试处理的程序，因此，依据本发明的工艺所制造的离散式元件，在最后一道个体分离的处理程序完成之后，只需剔除测试不合格的元件个体，即可直接进行元件产品包装的处理。
本发明所揭示此种元件个体分离之后立即可以进行包装的工艺方法，在离散元件制造的整体效率上有其重大的意义。由于公知技术的离散元件制造方法须测试并包装个别的元件，其每一个元件在测试及包装时必须个别进行抓取，以调整测试及包装所必要的正确方向，这不但形成工艺速度的瓶颈，且在元件变得越来越微型化时，其抓取转向动作也变得越来越形困难。
相比之下，本发明的工艺方法，可以在各别元件的个体由整片的矩阵之中分离出来之前，直接利用其原有的正确方向进行电性测试，并在分离的同时，利用其原有的正确方向，直接包装于，例如，卷带之中。换句话说，本发明的工艺方法完全省却了测试及包装步骤中的元件抓取及调整转向的动作，排除了工艺速度瓶颈。
在本发明一较佳实施例之中，图1A及图1B中所显示的基板100可以利用，例如，模制方法(molding)，以适当的基体材料制成。如同可以理解的，基板100基本上是为一片展开的薄板，其元件反对表面上的凹槽102A或102B，都可利用模制的方法制作成形。
于图1A与图1B的透视图中，在此基板100的表面上，首先形成多只电路元件的导电线路112。图2A与图2B分别为图1A与图1B中基板100的另一透视图，其中显示基板100反对于其与电路元件连结的相反表面，即导电线路112所形成的表面上，利用适当制作或加工方法，形成有互相正交的，切入其表面的凹槽102A与104，以及102B与104。如同前述，适当的模造，或诸如刀具切割等机械加工的方法，即可以在基板100的外表面上形成此些预定的凹槽。此些切入基板表面的凹槽，如同后面所将说明的，可在工艺后段，方便于个别离散式元件的个体互相分离。
在图2A与图2B中分别由互相垂直的凹槽102A与104以及102B与104所围绕的每一矩形个空间，如图中以参考标号106所标示的，各都为容纳一个电路元件的平面空间。例如，图中以虚线所描绘的每一个元件导电接线112，都各自形成于一个对应的，由垂直的凹槽所围绕的格状空间之中。所有此些矩形空间即排列形成一个二维的元件矩阵。
注意到图1A与图1B中的基板100的表面上，如同前述，可以容纳多个导电线路112，以便制作多个，而非单一只的，离散式，诸如二极管的元件。此些多个元件可在基板100的表面上，以诸如二维矩阵的形式排列。图1A与图1B中每一个电路元件的元件晶粒的导电线路112，可以诸如利用含有银，铜或铜合金等金属成份的膏状胶(paste)，以诸如网版印刷(screen printing)等的技术，直接印制在基板100的表面上，并利用加温烘烤(baking)而使膏状胶固化(cured)，以形成导电线路112。应注意到，导电线路112的形成，如同本领域技术人员所可以理解的，并不限于以膏状胶网版印刷为限，其它诸如溅镀(sputtering)及蒸镀(coating)等方法，也都同样可以适用。
采用诸如含有银金属成份的膏状银胶是为了制成具有良好导电性质的导电线路。当然，可以理解的是，采用其它金属，在某些情况之下也是可行的。另一方面，含有诸如银金属的膏状胶，其成份应在加温固化之后足以与其所直接接触的基板100发生深入相互结合的作用，以在形成的线路112与基板100之间，形成足够的结合力，避免因为温度、湿度、与/或机械应力的影响，而发生两者互相剥离的情形。
另并可注意到，基板100的边缘部份可以设置多个定位孔108。此些定位孔108可为本发明离散式电路元件的制作方法的各个工艺步骤提供定位之用。例如，图1A与图1B中的各个导电线路112若以网版印刷的方法进行印制，则定位孔108便可以在制具(fixture)的配合之下，提供印刷网版的正确定位，以便在基板100的预定位置上网印出导电线路112。
之后，如图3所显示的，在一较佳实施例之中，导电线路112上先后形成有镍(nickel)层114与金(gold)层116。图3为沿着垂直于图1中基板100表面的截切平面，大致通过导电线路112的对称中心进行截切所得的横截面图。例如，利用诸如电镀(electroplating)的方式，可以先在固化后的导电线路112表面上形成镍层114，之后同样再以电镀的方式再于镍层114之上形成金层116。在本发明的较佳实施例之中，导电线路112上所先后镀上的镍层114与金层116，可提供与后续所将接合的电路元件晶粒之间的良好接合附着力。可以理解的是，更多或更少层的其它金属材质镀覆，在某些情况之下，也是可行的作法。
接着，先后由镍层114及金层116所覆盖的导电线路112，此时便可以准备电性地连结电路元件的晶粒。如图3所示，金层116的表面上可以涂覆以一层含有金属成份的膏状胶118。此具有导电性的膏状胶118可以，例如，为与形成导电线路112时所使用者，相同的膏状银胶，并可以，例如，同样利用网版印刷来进行涂覆。不过，应注意的是，此膏状胶层118在此步骤中并不进行固化。其固化将在后续的工艺步骤之中进行。
在接续的下一步骤之中，如图4的横截面图所显示的，将多个电路元件的晶粒120，以正确的指向(orientation)，一次性地整列定置于基板100之上。当完成此晶粒整列定置步骤之后，每只电路元件的晶粒120都各自被安置于其对应的矩阵定位之中。此时，电路元件晶粒120的底面即与具有尚未固化，仍具黏性的膏状胶118黏合，不致于因工艺步骤中的振动等因素而轻易发生移位的情形。可以理解的是，就诸如二极管与某些电容等，具有极性的电路元件而言，每一只电路元件的晶粒120与膏状胶118黏合的表面，可为正极接点(positive terminal)或负极接点(negative terminal)。但不论是正或负极，基板100上整个矩阵中的所有电路元件晶粒120的极性指向应为一致。这是为了方便于，例如工艺后段的测试的进行，以及利用诸如颜色涂料等作法而标出每一只此类具有极性的离散式电路元件的正确极性。
在此应注意到，在本发明的制作方法之中，此种多颗电路元件的晶粒在一个工艺步骤之中同时到达定位的操作，可以利用诸如采用了机械性振动原理的晶粒整列机而达成。相较于公知技术中所采用的晶粒接线(die bonding)作法，本发明此工艺步骤的多个晶粒同时完成整列定位的动作，可以显著降低整体制造成本。如同本领域技术人员所熟知的，晶粒接线需要使用到拾取放置自动机械(pick-and-place equipment)，不但设备成本高昂，接线材料成本也高昂，并由于其同时只能定位一只晶粒，故也形成工艺的瓶颈，致使整体产出率(例如以UPH估算的产出率，units per hour)明显降低。
在整个矩阵的所有电路元件晶粒120都分别整列而到达图4中所显示的定位，并黏附于导电性的膏状胶层118之上之后，如图5所示，本发明的工艺步骤即可以进行另一层基板200的组合动作。此第二基板200，基本上可以具有与第一层基板100相似或甚至相同的的材质，以简化制造生产的复杂度。
图5的截面图采用图1A中的基板构造为例，其基板100外(下)表面的凹槽为大致V形截面之凹槽102A。在此应注意到，图5中的第二基板200的外(上)表面上所开设的凹槽202B，为与图1B的基板100表面上的凹槽102B相同或相似，具有浅且宽，大致为矩形的截面。换句话说，若本发明工艺的第一基板100采用了具有大致V形截面的外表凹槽102A，则其第二基板200的外表面便应使用大致矩形截面的凹槽202B，如图5所示。
另一方面，虽然本发明图式之中并未显现，但若本发明工艺的第一基板采用了图1B所显示的，具有大致为矩形截面的外表凹槽102B，则其第二基板的外表面，便应使用大致V形截面的凹槽。此种构造等效于将图5所示的构造上下翻转后所显示的构造。
不论是采用图1A或1B中的基板构造作为本发明的初期启始构造，最后的制作成果都是相同的。不过，应注意的是，本发明离散元件工艺的第一及第二基板外表面上的凹槽，不论先后，其一应为大致V形截面，另一则为大致矩形的截面。例如，若利用与图1A或1B中基板100完全相同构造的第二基板200，但其两外表面凹槽截面相异，则只须使基板200上制作完成的接线212延伸端指向与基板100者180度相反的方向即可。
当然，此第二基板覆盖组合的动作，必须要以足够的定位精确度来进行。第二基板200相对于第一基板100的精确定位，可以确保电路元件晶粒120的第二接线端，即图5中晶粒120的顶部，得以与第二基板200下表面上已覆有膏状胶218的导电线路212适恰地接合。当然，可以理解的是，此精确的定位，利用适恰的制具，配合第一基板100上的定位孔108与第二基板200上的定位孔，即可方便地达成。
之后，如图6所显示的，接续的工艺步骤即可将第一基板100及第二基板200之间的空间，如图5中以参考标号300所标示的空间，填满经过选定之材质。例如，利用适当的模具，与基板100及200的制作原料相同的原料，可以利用压力而驱入空间300之中。原则上，填充的材质应要能够填满两片基板之间，除了电路元件晶粒所在位置以外的所有空间。在一较佳实施例之中，若使用与基板相同的原料，则在加温模制的程序之后，此些填入的原料310，便可与两基板100与200整体地结合在一起，具有实质上完全相同的材质。可以理解的是，此种封装成型的程序，可以将电路元件晶粒完全地包封在保护性质的材质之中，不但避免电路元件晶粒受到将来使用环境中，诸如湿度与侵蚀性气体等的不恰当环境因素的影响，在后段工艺完成，当个别离散式电路元件被分割而成为单独电路元件个体之后，也可增加整体的机械强度。
完成图6中所描述的填充封装成型步骤之后，包含了整个矩阵的电路元件的，由两片基板100与200所上下夹住的整片构造，便可以开始进行元件个体之间互相独立分割切开，但整体元件的矩阵，尚不加以完全打散分离的处理。
如同前述，为了达成本发明的离散式电路元件构造及其制作方法，其在最后个别元件个体在互相分离之后，即可完成所有的制造处理程序的目的，在形成如图6所显示的整片式构造之后，可在每两相邻元件之间，先进行局部深入片体厚度之内的切割处理。图7的截面构造之中即以虚线标示出，两相邻元件间的切割所应进行的位置，以及切割所应去除掉的部份。
如图7所显示的，在基板200的外表面上，相对正于另一基板100外表面上的每一个凹槽102A之处，实质上在大致矩形截面槽202B的中央部份，利用诸如切割处理的方式，大致以虚线所标示位置为准，形成一道相对较窄较深的凹槽。
图7的横截面图中显示出，以虚线所标示出的切割深槽，其实质的切割位置，深度与宽度，与两基板100与200，以及与元件的各电极构层，112，114，116及212，214，216之间的相对位置关系。另一方面，图中也显示，切割深槽的切入深度也应到达下基板100的表面以下。不过，切割深槽的底也不可到达基板100外表面上所切割的凹槽102A的底部。如同前述，两槽底之间须有足够的厚度，以维持片体构造的整体强度。此厚度可予适当的调整，以维持后续工艺所需要的整片片体的刚性，避免轻易发生不期待的提早断裂情形。
此外，以虚线所标示的，切割深槽所应切割的位置，其槽侧壁应切割元件两电极的构造各层，即112，114，116与212，214，216，以晶粒120为中心时，其外侧尾端。此必要条件可将元件电极的尾端端面，显露出于凹槽202B切割后所形成的侧壁上。图8显示图7的构造侧视图在切割深槽202切割完成之后的构造细节。
之后，如图9所显示的，两槽202B与202之中便可以填入导电性的材质205。此可以利用，例如类同于前述工艺步骤中所使用的，具导电性的膏状胶，利用诸如网版印刷等方式，刷挤入于两凹槽202B与202之中，并完全予以填满。若使用导电膏，则在填入两槽中之后，即可以利用烘烤的处理，将膏状胶加以固化。
另一方面，除了利用导电性的膏状胶填充并固化的工艺步骤之外，其它的适当工艺方法，也同样可适用于达成将两槽202B与202填满导电性材质205的目的。例如，在制作极小体积的离散元件，例如小至0805，0603，甚或更小的离散电阻或电容时，印刷膏状胶的处理方式，可能无法完全填满202B与202。尤其是202的底部，可能形成空隙。此时即可采用诸如气相沉积(vapor deposition)等的方式来达成填满导电性材质205的目的。
当图9中的导电材质205的充填形成并固化之后，如图10所示的，再度进行一次切割的处理，以在导电材质205的大致形成字母T截面的本体的中心对称位置，形成一道垂直深入的切槽207。切槽207形成之后，原来的导电材质体205，此时即被分为完全互相分离的两个部份205A与205B。此时导电材质体205A与205B即互相电性不导通。此细节在图10与图11的截面侧视图中可以清楚显现。
此时即可以注意到，前面各图之中，槽202B的大致浅而宽的矩形截面形状的作用在于延伸导电部份205A及205B在平行于元件本体常长轴方向上的长度。由于导电部份205A与205B两者在基板200的表平面的部份，系为将来元件本体将被软焊于印刷电路基板上的接面，因此，如同可以理解的，其必须具有一定的长/宽尺寸。另一方面，当深切槽207形成，并在两相邻元件之间切分开两电极部份205A与205B之后，如图11所示，电极部份205A与205B在槽207内互相面对的表面1105A与1105B即分别构成元件的电极端面。
此外，应注意的是，由图11之中可以见到，切槽207深切到达原深槽202的底部以下，以便将导电材质体205A与205B，及两相邻元件的相反电极，互相电性地分离开。
之后，再于垂直于切槽207的方向上，于每两相邻的元件之间，切割形成另一方向的切槽208，如图12中所显示的情形。同样地，切槽208的下切深度，也应到达可以将两相邻元件之间的导电材质体，即两相邻的205A或205B，电性隔离开的深度。另一方面，如同前述，此深度也应足以维持整片的元件矩阵片状构造不致轻易断裂开来的程度。
图12的透视图中，其所显示本发明的离散式电路元件制作方法，到此工艺步骤时，整片元件矩阵片状构造的局部透视图。如图中所显示的，此时每一个个别的离散元件，诸如图中右下角的一个元件1201，其由导电材质部份205A与205B所分别形成的电极，已与其四个相邻的元件(图中的120，为有清楚起见，只显示出有三个相邻元件)，完全地电性分离开来。
如同本领域技术人员所可以理解的，图12中的元件1201，若可通过电性测试，并经与其相邻元件分离开来以后，其两个导电性的表面1205A及1205B，便可以作为将来被定置于印刷电路板上时，与印刷电路板表面的焊垫(soldering pad)相接合的导电面。换句话说，元件1201的两导电面1205A与1205B，为每一元件两电极端面1105A与1105B各自对向延伸至第一基板100或第二基板200的外表面上的电极接面，其提供其作为一个二接脚离散式元件个体的导电端子的用途。
个别元件之间的此种电性分离，是由互相垂直的两切槽207与208所达成的。在此应注意到，如同前述，两切槽207与208都应切割深入图8中的凹槽202的底部以下，才能将相紧邻的离散元件之间电性地隔离开来。
如图12所示，本发明工艺此时的整片矩阵构造，虽然尚未打散开来，但每一个的元件，在电性上已是各自独立的情况。此时，架在整个片状矩阵构造之中的每一个离散元件，便可以利用其有规则的排列方式，送至测试机构之中，进行必要的电性测试。如同本领域技术人员所可以理解的，若将每一个元件打散之后再进行测试，也是可行的作法，但打散以后的个别元件，由于体积极小，因此其机械性的拾取，方向对正，以及在测试机构之中的定置等必要处置，会变得相当复杂繁琐。
若在个别的元件被打散之前，即在矩阵中的定位上，分别对每一个此时已电性分离的元件进行电性测试，则仅只是元件方向校正问题的单纯化，便可以节省离散元件生产制造上许多的复杂度。
在本发明的离散式电路元件构造，依本发明如前述公开的工艺方法而完成之后，如同前述，在个别的元件由整片构造的矩阵之中被打散以前，可以进行必要的电性测试。在测试的过程之中，未合测试规格的元件可以利用，例如，涂覆颜色的方式加以标示，以方便在后续的包装成卷带的处理程序之中，适当地予以剔除。
虽然前面的说明文字已是本发明特定实施例的一个完整的说明，但其各种的修改变化，变动的构造及等效者的应用仍是可能的。例如，虽然前述实施例的详细说明中只广泛地以离散式电路元件来说明本发明，但如同本领域技术人员所可以理解的，SMT型式之下，EIA标准芯片的各种尺寸的离散式二极管，诸如Zener，Schottky等，或者离散式电容，无论是有否极性，或者离散式电阻，甚至是主动或集成电路本质，但只需使用二电性接头的电子元件，都是可以适用于本发明所公开的制作方法。此外，本发明不但适用于常见的1210，1206，以及0805等SMT型EIA标准芯片尺寸，其更特别适于更为小型的SMT型离散式电路元件。