E1、T1故障综合模拟装置 【技术领域】
本发明涉及电信领域中的E1/T1故障模拟装置。背景技术
在电信传输系统中，E1/T1传输是基本的传输方式(E1：欧洲制式PCM一次群链路，T1：北美制式PCM一次群链路，PCM：脉冲编码调制)，由于传输系统的特点，在E1接收侧的故障状态往往表现为误码、闪断、数据延迟和信号衰减，由于信号衰减可以通过工程手段进行保证，使得在网上的E1故障的表现形式为误码、延迟或闪断，以及三种情况的任意组合。对于网上的基于E1/T1模式的传输设备来说，最主要受到的故障冲击就是上述三种故障或其组合。实际中，为了对基于E1/T1模式的传输设备进行测试和维护，需要采用能产生上述三种故障及其综合故障的故障模拟装置对待测试维护的设备进行故障注入，以对其进行测试。然而目前没有专用于故障模拟的E1/T1故障模拟装置，个别专用仪器上采用了一些故障模拟手段，如误码仪PF-140仪器地故障模拟功能中只有误码插入功能，误码仪的种类很多，基本情况类似。使得该装置只能产生单一的故障，不能实现对网上的E1/T1综合故障进行模拟，由于上述故障是相互关联存在的，单一的故障模拟难以实现对待测试设备的性能进行完整测试。发明内容
本发明的目的在于提供一种能够对E1/T1故障进行单一或综合模拟的E1/T1故障综合模拟装置。
为达到上述目的，本发明提供的E1/T1故障综合模拟装置，包括总控模块，与总控模块相连接的并接受其控制的延迟模块、误码模块和闪断模块，所述延迟模块、误码模块、闪断模块在逻辑上串联，其中：
总控模块，用于完成误码率参数、闪断相关参数和延迟参数的设置和管理，以及用于控制延迟模块产生设定的延迟信号、控制误码模块产生设定的误码信号以及控制闪断模块产生设定的闪断信号；
延迟模块，用于接受总控模块的控制，使输入的数据信号产生需要的延时；
误码模块，用于接受总控模块的控制，使输入的数据信号产生需要的误码；
闪断模块，用于接受总控模块的控制，使输入的数据信号产生需要的闪断。
由于本发明的E1/T1故障综合模拟装置包括总控模块，与总控模块相连接的并接受其控制的在逻辑上串联的延迟模块、误码模块和闪断模块，这使得本发明可以通过总控模块的控制设定，实现对数据信号需要的延迟、误码或闪断，以及上述三种故障的随机组合，实现故障的单一或综合模拟；同时，如果将在逻辑上串联的延迟模块、误码模块和闪断模块看作一个故障注入通道，通过扩展上述故障注入通道，可以很方便地实现具有多个故障注入通道的E1/T1故障综合模拟装置。附图说明
图1是本发明所述装置的实施例框图；
图2是图1所述实施例采用的延迟模块原理图；
图3是图2所述延迟模块原理图的等价图；
图4是图1所述实施例采用的误码模块原理图；
图5是本发明其它实施例采用的闪断模块原理图；
图6是逻辑内闪断的原理图；
图7是继电器闪断的原理图。具体实施方式
下面结合附图对本发明作进一步详细的描述。
图1是本发明所述装置的实施例框图。图1所示的E1/T1故障综合模拟装置，包括总控模块1，与总控模块1相连接的并接受其控制的延迟模块2、误码模块3和闪断模块4，所述延迟模块2、误码模块3、闪断模块4在逻辑上串联，图中横向箭头表示延迟模块2、误码模块3、闪断模块4串联E1/T1业务数据流的方向，纵向箭头为总控模块1控制数据和状态信息流的方向，其中输入的TTL数据信号实际中通过E1/T1线接口芯片实现模拟信号到TTL信号的转换，从而输入到本发明所述的装置。图1中，由于总控模块1处于独立的控制地位，其余三个模块在逻辑上为串联关系，因此其在实现过程中可以任意组合，实现同时对多个通道的综合故障进行模拟。
具体说，图1中的总控模块1，用于完成误码率参数、闪断参数和延迟参数的设置和管理，以控制延迟模块2产生设定的延迟信号、控制误码模块3产生设定的误码信号以及控制闪断模块4产生设定的闪断信号。
延迟模块2，用于接受总控模块1的控制，使输入的数据信号产生需要的延时。图1所述实施例采用的延迟模块原理图参考图2。图2所述的延迟模块2包括用于存储需要延迟的业务数据的延迟存储队列、控制延迟存储队列的数据写入的写入地址指针和控制延迟存储队列的数据读出的读出地址指针。本例中的延迟存储队列为先进先出(FIFO)队列。图2中的Aw为FIFO队列写入地址指针，Ar为FIFO队列读出地址指针，其中Aw在初始化时为固定值，而Ar可以根据延迟的需要进行灵活设置，在进行延迟控制时，灵活调节Ar值，即相当于改变FIFO队列的大小(等于Ar-Aw)，就可以对其数据实现任意大小的延迟时间控制。在图2的延迟方案中，采用的是灵活的数据存贮再读出方式来实现数据延迟，其延迟原理参考图3。
图3中的FIFO队列的地址空间为(0～N-1)，即存贮空间总容量为N，其中读指针为Ar、写指针为Aw，利用写指针的依次写入，读指针的依次读出就可实现数据业务的延迟。存贮空间用于存放需要延迟的业务数据，读、写指针Ar和Aw分别是用于当前读出和当前写入业务数据的地址，其变化都是闭环的，即当指针超过最大值(N-1)时，其值重设为0，然后再从0开始继续递增变化(实际中的控制也可以按照从最大值的递减变化进行)。
在正向递增情况下，读、写指针的地址变化是同步且按正向递增变化的，该地址变化也是周期性的，每个周期内含有读和写两个操作，单次读写的周期即每个地址单元的读取时间取决于业务数据的速率，例如对于2.048Mbit/s的E1信号，当需要接收来的业务数据达到1个字节时，这时周期长度为〔(1/2.048)×8〕(us)＝0.488us＝488ns，也即是说在488ns的周期内，必须完成并且在该周期内实现读写指针的递增，为下一次读写作好准备。
在进行延迟操作时，其延迟值与地址的关系如下：当读、写指针进行正向变化，即往递增的方向变化时，其延迟的时间的计算方法为：
Tdelay为业务数据延迟时间，Tcycle为处理一个业务数据所需要的单位周期，A2=Aw-Ar，如上图所示。
在本实施例中，当线路(E1或T1)确定后，Tcycle就确定了，因此其延迟值将取决于A2，因此在总控模块进行延迟值设定时，可以通过直接控制Aw-Ar的差值即可以实现。
误码模块3，用于接受总控模块1的控制，使输入的数据信号产生需要的误码。本例中的误码模块3参考图4，由图4可知，所述误码模块3包括伪随机序列发生器、数据寄存器、数值比较器和异或逻辑，其中：
伪随机序列发生器，用于产生指定足够位数的随机数；
数据寄存器，用于存储设定误码率的对应值；
数值比较器，用于将伪随机序列发生器产生的随机数和数据寄存器设定误码的对应值进行比较，并输出比较结果参与同业务数据流的异或运算：
异或逻辑，用于将数值比较器输出值与业务数据进行异或运算，在数据比较器为1时对业务数据进行取反，实现误码插入；数值比较器输出为0时，在业务数据中不插入误码。
图4中误码率的计算方法为：
其中，FFFFFFFF和X都是用十六进制表示的数据，FFFFFFFF是伪随数发生器产生的随机数的最大值。
假设用户设定的误码率为Y，由上式即可计算出X，X就是写入数据寄存器的值，当随机数比数据寄存器中的设定数值X小时，比较器输出逻辑值0，它与数据码流中的比特位异或后数据码流中的比特位不变；而当这个随机数比32位数据寄存器中的设定数值X大时，比较器输出逻辑值1，它与数据码流中的比特位异或，如果数据码流中的比特位是0，则异或以后输出的数据码流是1，如果数据码流中的比特位是1，则异或以后输出的数据码流是0，即此时异或逻辑将数据码流的比特位取反，以插入误码。因为伪随机序列发生器产生的随机数是均匀分布的，所以比X大的随机数出现的概率就是Y，异或逻辑输出的数据码流与原来相比错误的比特位占总比特位的比率就是Y，亦即误码率是Y。故通过连续改变数据寄存器中的设定数值X，就可以对业务通道的误码率进行连续可调。
图4中的误码模块3还包括时隙控制单元，用于控制在指定的时隙的数据流中插入误码。因此时隙控制单元的输出也送给异或逻辑，在时隙控制有效时，误码插入才有效。从而实现误码插入的时隙控制。
闪断模块4，用于接受总控模块1的控制，使输入的数据信号产生需要的闪断。
本发明其它实施例中提供的闪断模块4包括闪断控制模块和闪断执行模块，参考图5。其中：
闪断控制模块，用于产生对输入的数据信号进行闪断的周期控制信号；闪断执行模块，用于对输入的数据信号执行闪断操作。
闪断控制模块进行的闪断周期控制可以由总控模块1实现，在该例中采用软件定时器进行控制，将定时控制信号按照设定的周期和次数发给闪断执行单元，产生需要的闪断插入。
根据实际电信网络的情况，将网络上的E1/T1闪断分成两种，第一种闪断表现为E1/T1信号码型不正常，时有时无；另一种闪断是有E1/T1的模拟信号始终有但数据却表现为常高或常低。因此在该例中提供了两种形式的闪断，一种是逻辑内数据闪断，该种闪断模拟E1/T1信号正常，但数据中为常高或常低的闪断；另一种在E1发送模块后用继电器对E1进行闪断，模拟第一种闪断情况。
逻辑内闪断的实现参考图6，通过闪断控制模块控制选择开关K，使输出到信号在闪断时直接拉高(1)或拉低(0)，正常时输出接数据输入信号。
继电器闪断的实现参考图7，具体实现时闪断执行模块位于E1/T1线接口模块的后端，采用一个继电器对E1输出差分线进行闪断，继电器的控制信号由闪断控制模块通过驱动电路产生，本例由总控模块1实现。