晶片封装基板 【技术领域】
本发明是有关于一种晶片封装基板，特别是有关于一种具有测试电路的晶片封装基板，可利用此测试电路检测晶片封装基板是否分层，造成基板断路(Open)，达到先期品质控制。背景技术
随着电子产品朝向轻薄短小发展的趋势，印刷电路板的制造亦朝向厚度超薄，导电线路的线宽超细、线距超窄的方向发展。目前业界最常使用的是塑胶球栅阵列(Plastic Ball Grid Array，PBGA)封装，PBGA封装基板主要运用在晶片组及绘图晶片上，利用锡球以阵列的方式在PBGA封装基板底部排列，作为晶片与印刷电路板间的引脚，替代以往的金属导线架，其优点是相同尺寸下，引脚数目可增多，且脚距亦加大，因此PBGA封装基板是解决晶圆级封装(Chip Scale Package/Flip Chip，FCBGA)及携带型产品对高I/O数需求的关键封装技术。
图1A是表示习知PBGA封装基板总成的俯视图。图1A所示是印刷电路板厂出货给晶片封装厂时的封装基板，其以1×4矩阵方式排列，可封装四个晶片，但是依照实际应用所需亦可能有其他的矩阵排列方式，图1B显示图1A中PBGA封装基板总成的一单元基板的俯视图。如图1B所示，上述PBGA封装基板10，包含一四方形封装区12，其上以阵列的方式设置金属焊接点121；一四方形连结区11包围上述封装区12，连结区11的内缘与封装区12的外缘之间保留有间隙。上述连结区11仅用于固定上述封装区12，并在晶片进行封装时提供设备机台夹持之用，因此，在晶片完成封装后会被切除，形成废料。
通常PBGA封装基板具有多层导线层(8层以上)，其厚度仅约0.5mm，且各导线层的线宽、线距仅在0.1mm以下。而习知的印刷电路板制程包含高温、高湿、强酸、强碱等处理程序，因此，PBGA封装基板很容易因热涨冷缩而产生变形、分层的情况，或是因为叠合薄铜箔时产生皱折而损伤导电线路，导致产品缺陷。
此外，PBGA封装基板与一般印刷电路板最大不同是PBGA封装基板必须与晶片封装后，才能以封装区内预先设计的测试电路搭配晶片一起进行电性测试，而且所作出的测试结果仅能知道封装完成的晶片是否正常，而不能分别知道是PBGA封装基板有缺陷、晶粒不良、亦或是因封装所引起，而且造成晶片不良的机率更是三者的总和，因此，晶片生产良率会下降，或常常发生正常的晶粒被封装于不良PBGA封装基板上地情形，造成晶片制造成本提高。
请再参考图1A，由于习知的PBGA封装基板10的封装区12及连结区11是同时由同一印刷电路板制程所制作出来的，其具有相同数目的复数金属层及绝缘层，其差别仅在于封装区12的复数金属层用于制作既定电路(未显示)，形成复数导线层；而连结区11则用于提供设备机台定位、夹持之用，因此在连结区11内的金属层并未被用来制作电路以形成导线层，其还是具有复数纯金属层，且在封装区12完成晶粒封装后，被当成废料而切除。发明内容
有鉴于此，本发明的目的就在于提供一种具有测试电路的晶片封装基板，利用在习知技术中会被当成废料切除的连结区，在上述连结区中制作测试电路，供为晶片封装基板产品检测之用，使此晶片封装基板可于晶粒封装前就进行产品检测，以事先滤除制作不良的晶片封装基板，以提升产品良率、降低生产成本，亦可应用于印刷电路板的制作上，提供相同的功用。
为达成上述目的，本发明提供一种具有测试电路的晶片封装基板，包括一封装区及一与封装区连接的连结区，其具有复数导线层及间隔设置于导线层之间的复数绝缘层，且连结区设置有复数个设置于晶片封装基板连结区表面的电极以及一测试电路，其中测试电路是设置于连结区之内电性连接各电极，且至少通过二相邻的导线层及夹于其间的绝缘层。
在一较佳实施例中，封装区具有由连结区延伸而出的导线层及绝缘层。
在一较佳实施例中，连结区是包围设置于封装区外围。
在一较佳实施例中，连结区具有复数个通孔(Vias)，上述通孔是贯穿晶片封装基板，使测试电路电性连接各导线层。
又，上述的电极与通孔是间隔设置于连结区中。
在一较佳实施例中，连结区具有复数个盲孔(Blind Vias)，上述盲孔是贯穿至少二导线层及夹于其间的绝缘层，使测试电路电性连接至少二导线层。
又，上述的电极与盲孔是间隔设置于连结区中。
在一较佳实施例中，测试电路是由导电材料所构成。
在一较佳实施例中，上述绝缘层是由高分子聚合物(Polymer Resin)所构成。
本发明另提供一种具有测试电路的晶片封装基板总成，包括复数个封装区及一与各封装区连接的连结区，其具有复数导线层及间隔设置于导线层之间的复数绝缘层，且连结区设置有复数个设置于晶片封装基板连结区表面的电极以及一测试电路，其中测试电路是设置于连结区的内电性连接各电极，且至少通过二相邻的导线层及夹于其间的绝缘层。
在一较佳实施例中，封装区具有由连结区延伸而出的导线层及绝缘层。
在一较佳实施例中，连结区是包围设置于各封装区外围。
在一较佳实施例中，连结区具有复数个通孔(Vias)，上述通孔是贯穿晶片封装基板，使测试电路电性连接各导线层。
又，上述的电极与通孔是间隔设置于连结区中。
在一较佳实施例中，连结区具有具有复数个盲孔(Blind Vias)，上述盲孔是贯穿至少二导线层及夹于其间的绝缘层，使测试电路电性连接至少二导线层
又，上述的电极与盲孔是间隔设置于连结区中。
在一较佳实施例中，测试电路是由导电材料所构成。
在一较佳实施例中，上述绝缘层是由高分子聚合物(Polymer Resin)所构成。附图说明
图1A表示习知PBGA封装基板总成的俯视图；
图1B显示图1A中PBGA封装基板总成的一单元基板的俯视图；
图2A为本发明第一实施例PBGA封装基板的俯视图；
图2B为图2A中a-a截面的剖面图；
图3为本发明第二实施例PBGA封装基板总成的俯视图；
图4为本发明晶片封装基板的测试方法的流程图。
图号说明：
10-PBGA封装基板；
11-连结区；
12-封装区；
121-金属焊接点；
13-连接部；
20-PBGA封装基板；
21-第一电极；
22-第二电极；
23-连结区；
231-通孔；
232-盲孔；
234-测试电路；
24-封装区；
24-金属焊接点；
251-第一导线层；
252-第二导线层；
253-第三导线层；
254-第四导线层；
26-绝缘层；
261-第一绝缘表层；
262-第二绝缘表层；
30-PBGA封装基板总成；
31-封装区；
311-金属焊接点；
32-连结区；
34-测试电路；
341-金属电极；
342-通孔；
343-盲孔。具体实施方式
请参阅图2A，图2A为本发明PBGA封装基板的俯视图，本实施例的晶片封装基板20，其由复数导线层及绝缘层叠而成，晶片封装基板20包含一四方形封装区24，封装区24上以阵列的方式设置金属焊接点241，其内部具有一既定电路，可用于晶片的封装；而在封装区24的外围具有一个四方形连结区23，连结区23的内缘与封装区24的外缘之间保留有间隙，并在上个角落与封装区24连接。
如图2A所示，本发明的晶片封装基板20在连结区23的绝缘表层中具有一第一电极21及一第二电极22，连结区23内另具有一测试电路234，该测试电路234是环绕设置在连结区23内并电性连接上述第一、第二电极21，22。在测试电路234的路径上，利用与封装区24中相同的电路制作方式形成复数个通孔231(Vias)及盲孔232(Blind vias)，使晶片封装基板20连结区23的各导线层分别能电性连接，以检测在晶片封装基板20在不同位置的导线层是否产生脱层或是错位的状况。
图2B为图2A中a-a截面的剖面图，为了简化图示，本实施例的PBGA封装基板20仅由四层金属层所构成，在各金属层之间各以一绝缘层26所隔绝，并夹置于一第一绝缘表层261及一第二绝表层表262之间，故本实施例的PBGA封装基板20可形成四层导线层，且为方便说明起见，由上至下依序定义为第一一第四导线层251-254，但是实际的PBGA封装基板视状况可能具有更多的导线层。
如图2A、图2B所示，通孔231是贯穿整个PBGA封装基板20的各导线层251-254及各绝缘层26，内部填充金属或是导电材质，使第一导线层251可电性连接第四导线层254，即连接最上层及最下层的导线层；盲孔232是各导线层形成内连线的孔洞，其中盲孔232贯穿至少任意二导线层251-254及夹于其间的绝缘层26，使测试电路234可电性连接上述导线层251-254。因此，图2B中设置于连结区23内的测试电路234，由第一电极21延伸，在第一导线层251中其先利用通孔231延伸到第四导线层254，接着经由盲孔232延伸至第三导线层253、第一导线层251、第二导线层252，最后测试电路234环绕整个封装区24后，电性连接位于第四导线层254的第二电极22。第一电极21及第二电极22也可以不只一个，可以各为复数个，因此可分别测得PBGA封装基板20上的任二个电极之间是否具有分层或是断路的现象。
图3为本发明另一实施例PBGA封装基板总成的俯视图，如图3所示，封装基板总成30具有四个呈阵列排列的封装区31，其上分别以阵列的方式设置复数个金属焊接点311，且各封装区31内部具有一既定电路，可用于晶片的封装。在封装区31的外围具有连结区32，用于固定各封装区31，并提供封装设备夹持之用。在连结区32具有一环绕的测试电路34，在连结区32的上绝缘表层有复数个电极341，且测试电路34是电性连接各个电极341，其中测试电路34亦利用习知的印刷电路板制造技术于各电极之间形成通孔342及盲孔343，以电性连接各个电路层。另外，上述电极341也可依第一实施例的将电极设置在下绝缘表面透过测试电路34而电性连接。
由以上可知，本发明实施例的是充分利用多余的连结区，在连结区内设置围绕封装区的测试电路，其布局方式非常简单，因此，当PBGA封装基板总成30制作完成时，即可由基板厂先对封装基板总成30进行测试；若任二电极之间为断路，即可知道此二电极附近的PBGA封装基板20为不良品，在制造半成品的过程中或是封装厂进料筛检中，先将此PBGA封装基板20淘汰，就能大符增加晶片整体封装的良率，有效降低生产成本。
此外，本发明所提的导线层内的金属层由铜、金、镍或其他导电物质所构成；而各绝缘层主要由高分子聚合物(Polymer Resin)，例如环氧树脂(Epoxy)、聚酯(Polyester)、氰酸聚酯(Cyanate Ester)或是聚乙烯(Polyethylene)等所构成。
图4为本发明晶片封装基板的测试方法的流程图。如图4所示，先以传统PBGA封装基板的制程制作一PBGA封装基板，其中该PBGA封装基板如前述具有复数个封装区及一连接各封装区的一连结区，在连结区内具有复数个电极及电性连接各个电极的一测试电路(S41)。在PBGA的基板线路蚀刻完成时或晶片封装前，利用电阻计检测任二电极是否为通路(S42)，其中PBGA制造过程中可做一先期筛选工作，不良品可先予以去除，免生产浪费，而在封装厂进料检验中，若任二该电极之间均为通路，则此PBGA封装基板是正常的可直接进行晶粒封装(S43)；若任二该等电极之间有一组为断路，则判定该PBGA封装基板具有分层或是其他的缺陷(S44)，需将该PBGA封装基板剔除(S45)；接下来再以这些检测过的PBGA封装基板进行晶粒封装，这样就可大幅提升PBGA封装晶片的整体良率。