半导体集成电路 【技术领域】
本发明涉及一种把串行数据转换成并行数据后进行存储的半导体集成电路，尤其涉及一种内置RAM(随机存取存储器)、驱动LCD(液晶显示装置)的LCD驱动器等的半导体集成电路。背景技术
现有的模式是在驱动沿LCD的整流方向分割的众多区域的LCD驱动器中，通过接口将输入的串行数据转换为并行数据后写入内置的RAM，然后读出RAM中存储的数据，生成驱动信号。这种现有的LCD驱动器见图4。
如图4所示，LCD驱动器100包括：移位寄存器109，其将与时钟信号CLK一同输入的串行数据(DATA)转换为并行数据；闩锁电路110，其锁存并行数据；以及RAM111，其存储被锁存的数据。
另外，LCD驱动器100还包括：计数器101，其计数时钟信号CLK，每计数9个数后通过输出端子Q9输出脉冲；触发器FF1，其与通过计数器101输出的脉冲信号S1同步，输出脉冲信号S2；延迟电路102，其延迟脉冲信号S2，输出脉冲信号S3；触发器FF2，其与脉冲信号S3同步，输出脉冲信号S4；延迟电路103，其延迟脉冲信号S4，输出脉冲信号S5；缓冲电路104；两个NOR电路105和106；两个转换器107和108；以及指令发生电路112，控制RAM111的写入/读出。
图5表示的是图4所示的LCD驱动器的各个部分的动作。解除了复位状态，反转复位信号(RESET信号)变为高电平后，如图5所示，与时钟信号CLK同步，1位的数据/指令识别码D/C以及8位的数据D7～D0依次输入至移位寄存器109，在移位寄存器109内的触发器中保持有共计9位的信号。在此之间，计数器101计数时钟信号CLK中包含的9个脉冲，由输出端子Q9输出脉冲信号S1。
触发器FF1在与脉冲信号S1地脉冲上升沿同步后，将脉冲信号S2升至高电平。延迟电路102仅按特定的时间延迟脉冲信号S2，输出脉冲信号S3。脉冲信号S3通过NOR电路105被反转。在这里，由于反转的脉冲信号S3被输入至触发器FF1的复位端子R中，触发器FF1复位，脉冲信号S2返回至低电平。其结果，触发器FF1可输出脉冲信号S2，包含与延迟电路102的延迟时间相同宽度的脉冲。脉冲信号S3的脉冲宽度也与脉冲信号S2的脉冲宽度相同。
闩锁电路110在与脉冲信号S3的脉冲下降沿同步后，锁存作为并行数据的、从移位寄存器109处输出的1位数据/指令识别码D/C以及8位的数据D7～D0。由于通过延迟电路102延迟脉冲信号S2而生成脉冲信号S3，所以确认由移位寄存器109输出信号后，这些信号被闩锁电路110锁存。
触发器FF2在与脉冲信号S3的脉冲上升沿同步后，将脉冲信号S4升至高电平。延迟电路103仅按特定的时间延迟脉冲信号S4，输出脉冲信号S5。脉冲信号S5被NOR电路106反转。在这里，由于反转的脉冲信号S5被输入至触发器FF2的复位端子R中，触发器FF2复位，脉冲信号S4返回至低电平。其结果，触发器FF2可输出脉冲信号S4，包含与延迟电路103的延迟时间相同宽度的脉冲。脉冲信号S5的脉冲宽度也与脉冲信号S4的脉冲宽度相同。
在通过缓冲电路104输入脉冲信号S5的同时，RAM111通过闩锁电路110输入数据D7～D0。另外，指令发生电路112在由缓冲电路104输入脉冲信号S5的同时，由闩锁电路110输入数据/指令识别码D/C以及数据D7～D0。数据/指令识别码D/C在表示指令时，指令发生电路112根据作为数据D7～D0被传送来的指令以及脉冲信号S5，例如决定RAM111的写入/读出的计时等的地址指定。另外，数据/指令识别码D/C在表示数据时，RAM111根据指令发生电路112的写入时间，向指定的地址写入数据D7～D0。这里，表示RAM111中数据写入时间的脉冲信号S5的脉冲宽度由延迟电路103的延迟时间决定。
这样，对于现有的半导体集成电路，由于RAM内的数据写入时间由延迟电路的延迟时间所决定，在交换RAM时，有时需要对延迟电路进行必要的调整，存在着不易缩短写入/读出的周期的问题。发明内容
所以，本发明克服了上述不足，其目的在于提供一种半导体集成电路，具有将串行数据转换成并行数据后存储的功能，即使缩短写入/读出的周期也能够保证动作稳定。
为克服现有技术的不足，本发明中的半导体集成电路包括：串行/并行转换电路，其把与时钟信号一同输入的串行数据转换为并行数据；存储器，其存储被串行/并行转换电路转换的并行数据；以及写入脉冲发生电路，其发生写入脉冲，该写入脉冲用于计数时钟信号，设定存储器内的写入时间。
该半导体集成电路还可以包括闩锁电路，其锁存由串行/并行转换电路输出的并行数据，然后提供给存储器。另外，串行/并行转换电路中包含移位寄存器。
此外，写入脉冲发生电路中包括：计数器，其计数时钟信号；第一重合检测电路，其检测计数器的计数值与第一特定值的重合；第二重合检测电路，其检测计数器的计数值与第二特定值的重合；时序电路，其通过将从第一重合检测电路中检测出重合到第二重合检测电路中检测出重合之间的输出电平设为第一电平，将从第二重合检测电路中检测出重合到第一重合检测电路中检测出重合之间的输出电平设为第二电平，由此发生写入脉冲。
这种构成的本发明提供了一种半导体集成电路，其通过计数与串行数据一同输入的时钟信号，发生用于设定存储器中的写入时间的写入脉冲，因而即使缩短写入/读出的周期也能够保证动作的稳定。附图说明
图1是关于本发明第一实施例的半导体集成电路的构成示意图；
图2是图1所示的半导体集成电路的各个部分动作的时序图；
图3是图1所示的写入脉冲发生电路的构成示意图；
图4是现有的LCD驱动器的构成示意图；
图5是图4所示的LCD驱动器的各个部分动作的时序图。具体实施方式
以下参照附图，对本发明的实施例进行说明。
图1表示的是本发明第一实施例的半导体集成电路的构成。该实施例描述的是将本发明应用在LCD驱动器上的情况，该LCD驱动器驱动沿LCD的整流方向上分割的多个区域。
如图1所示，半导体集成电路10包括：移位寄存器19，其把与时钟信号CLK一同输入的串行数据(DAYA)转换成并行数据；闩锁电路20，其锁存并行数据；以及RAM21，其存储被锁存的数据。
半导体集成电路10还包括：计数器11，其计数时钟信号CLK中包含的脉冲；触发器FF1，其与计数器11处输出的脉冲信号S9同步、输出脉冲信号S3；延迟电路12，其使脉冲信号S3延迟，输出脉冲信号S4；触发器FF2，其与脉冲信号S4同步，输出脉冲信号S5；延迟电路13，其使脉冲信号S5延迟，输出脉冲信号S6；写入脉冲发生电路30，其为控制RAM的写入时间，发生脉冲信号S7；触发器FF3和FF4，其保持包含在输入进来的串行数据(DATA)中的数据/指令识别码D/C；缓冲电路14；两个NOR电路15和16；两个转换器17和18；以及指令发生电路22，其控制RAM21的写入/读出。
图2表示的是图1中所示的半导体集成电路的各部分的动作。复位状态被解除、反转复位信号(RESET信号)变成高电平后，如图2所示，与时钟信号CLK同步，8位的数据D7～D0被依次输入进移位寄存器19，保持在移位寄存器19内的触发器中。在此期间，计数器11计数时钟信号CLK中包含的脉冲，与第一脉冲相对应输出脉冲信号S1，与第二脉冲相对应输出脉冲信号S2，与第九脉冲相对应输出脉冲S9。
与脉冲信号S9的脉冲上升沿同步，触发器FF1使脉冲信号S3升至高电平。延迟电路12仅按特定的时间延迟脉冲信号S3，输出脉冲信号S4。脉冲信号S4被NOR电路15反转。这里，由于经反转的脉冲信号S4被输入进触发器FF1的复位端子R内，触发器FF1被复位，脉冲信号S4回归低电平。其结果，触发器FF1变为输出脉冲信号S3，包含与延迟电路12的延迟时间相同宽度的脉冲。脉冲信号S4的脉冲宽度也与脉冲信号S3的脉冲宽度相同。
与计数器11的输出端子Q1处输出的脉冲信号S1同步，触发器FF3保持数据/指令识别码D/C。此外，与计数器11的输出端子Q2处输出的脉冲信号S2同步，触发器FF4保持触发器FF3的输出信号，作为数据/指令识别信号A0输出。
闩锁电路20与脉冲信号S4的脉冲下降沿同步后，锁存触发器FF4处输出的1位的数据/指令识别信号A0以及移位寄存器19处输出的8位的数据D7～D0。经延迟电路12延迟脉冲信号S3，从而生成脉冲信号S4，当确认从触发器FF4以及移位寄存器19处输出信号后，这些信号被闩锁电路20锁存。
与脉冲信号S4的脉冲上升沿同步，触发器FF2使脉冲信号S5升至高电平。延迟电路13仅按特定的时间延迟脉冲信号S5，输出脉冲信号S6。脉冲信号S6被NOR电路16反转。这里，由于经反转的脉冲信号S6被输入进触发器FF2的复位端子R内，触发器FF2被复位，脉冲信号S5回归低电平。其结果，触发器FF2变为输出脉冲信号S5，包含与延迟电路13的延迟时间相同宽度的脉冲。脉冲信号S6的脉冲宽度也与脉冲信号S5的脉冲宽度相同。脉冲信号S6用于执行指令发生电路22中的指令。
此外，写入脉冲发生电路30在时钟信号CLK的第9脉冲的上升沿至第5脉冲的上升沿之间，输出脉冲信号S7，用于写入成为高电平的数据。
RAM21通过写入脉冲发生电路30输入脉冲信号(写入脉冲)S7，通过闩锁电路20输入数据D7～D0。另外，指令发生电路22通过缓冲电路14输入脉冲信号S6，通过闩锁电路20输入数据/指令识别信号A0以及数据D7～D0。数据/指令识别信号A0在表示指令时，指令发生电路22根据作为数据D7～D0被传送来的指令，指定地址，例如决定RAM21的写入/读出的时间等。另外，数据/指令识别信号A0在表示数据时，RAM21向指定的地址写入数据D7～D0。
这里，表示RAM21中数据写入时间的脉冲信号S7的脉冲宽度，通过写入脉冲发生电路30，由计数包含在时钟信号CLK中的脉冲来决定。由于脉冲信号S7的脉冲宽度取的宽，即使写入/读出的周期短并且高速动作，也能够确保数据的写入。
以下就图1所示的写入脉冲发生电路进行详细说明。图3表示的是写入脉冲发生电路的构成。如图3所示，写入脉冲发生电路30的构成包括：计数器31，其计数包含在时钟信号CLK中的脉冲；重合检测电路32，其用于检测从计数器31输出的4位的计数值与预先设定的第一值(5＝“0101”)的重合；转换器34，其对重合检测电路32的输出信号进行反转；重合检测电路33，其用于检测从计数器31输出的4位的计数值与预先设定的第二值(9＝“1001”)的重合；触发器FF5，其根据重合检测电路32和33的输出信号，输出负逻辑的写入脉冲；以及转换器35，反转由触发器FF5输出的负逻辑的写入脉冲。
复位状态被解除、反转复位信号变为高电平后，触发器FF5的输出信号变为低电平。当计数器31计数了包含在时钟信号CLK中的第五脉冲时，重合检测电路32检测出计数器31的计数值与第一值(5)重合后，输出脉冲。这样，将触发器FF5的输出信号设定为高电平，从转换器35输出低电平信号。
接着，当计数器31计数了时钟信号CLK中包含的第九脉冲时，重合检测电路33检测出计数器31的计数值与第二值(9)的重合后，输出脉冲。触发器FF5的输出信号在与重合检测电路33输出的脉冲同步后变为低电平，从转换器35输出高电平信号。
根据以上情况，写入脉冲发生电路30当计数值处于9以及1～4之间时，输出高电平信号，当计数值处于5～8之间时，输出低电平信号。另外，在本发明中，虽然当计数值为5和9时，写入脉冲发生电路30的输出电平发生变化，但对于其它的计数值，输出电平也可以发生变化。
综上所述，本发明提供了一种半导体集成电路，通过计数与串行数据一同输入的时钟信号，发生用于设定存储器中的写入时间的写入脉冲，因而即使缩短写入/读出的周期也能够保证动作的稳定。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的权利要求范围之内。附图标记说明
10半导体集成电路
11、31计数器
12、13延迟电路
14缓冲器
15、16NOR电路
17、18、34、35转换器
19移位寄存器
20闩锁电路
21RAM
22指令发生电路
30写入脉冲发生电路
32、33重合检测电路
FF1～FF5触发器