闪存元件的制造方法 【技术领域】
本发明涉及一种非挥发性内存(Non-Volatile Memory)元件的制造方法，且特别涉及一种闪存(Flash Memory)元件的制造方法。背景技术
闪存是一种可电抹除且可程序化的只读存储器(ElectricallyErasable Programmable Read Only Memory，EEPROM)，具有可进行多次数据的写入、读取和抹除等动作且写入的数据在断电后也不会消失的优点，所以已成为个人计算机和电子设备所广泛采用的一种内存元件。
典型的闪存是以掺杂的复晶硅制作浮置栅极(Floating Gate)与控制栅极(Control Gate)。当内存进行程序化(Program)时，适当的程序化电压分别加到源极区、漏极区与控制栅极上，电子将由源极区经由信道(Channel)流向漏极区。在此过程中，将会产生热电子穿过复晶硅浮置栅极层下方的穿隧氧化层(Tunneling Oxide)，而进入复晶硅浮置栅极层中，并且会均匀分布于整个复晶硅浮置栅极层中，此种电子穿越穿隧氧化层进入复晶硅浮置栅极层的现象，称为穿隧效应(TunnelingEffect)。闪存一般的操作机理是以上述信道热电子(ChannelHot-Electron Injection)进行程序化，并且利用Fowler-Nordheim穿隧(F-N Tunneling)进行抹除。但是，若复晶硅浮置栅极层下方的隧穿氧化层有缺陷(Weak Point)存在，则容易造成元件的漏电流，影响元件的可靠度。
为了解决闪存元件漏电流的问题，目前公知的一种方法是利用一电荷陷入层取代复复晶硅浮置栅极，此电荷陷入层的材质例如是氮化硅，而形成一种由氧化硅/氮化硅/氧化硅(ONO)复合层所构成的堆栈式(Stacked)栅极结构的闪存。因为电荷陷入层的材质为氮化硅，所以此种闪存亦称为氮化硅只读存储器(NROM)。因为氮化硅层具有抓住电荷的效果，所以射入氮化硅浮置栅极中的电子并不会均匀分布于整个氮化硅层中，而是以高斯分布地方式集中于氮化硅层的局部区域上。由于射入于氮化硅层的电子仅集中于局部的区域，因此对于隧穿氧化层缺陷的敏感度较小，元件漏电流的现象较不易发生。
此外，以氮化硅层取代复晶硅浮置栅极的另一项优点是，在元件程序化时，电子仅会局部性地储存在接近漏极的信道上方的氮化硅层中。因此，在进行程序化时，可以对控制栅极与堆栈式栅极一端的源/漏极掺杂区施加电压，而在接近于堆栈式栅极另一端的掺杂区的氮化硅层中存入高斯分布的电子，并且也可以对控制栅极与堆栈式栅极另一端的掺杂区施加电压，而在接近于堆栈式栅极该端的掺杂区的氮化硅层中存入高斯分布的电子。因此，通过改变控制栅极与其两侧的源极/漏极区所施加的电压，可以在单一的氮化硅层中存在两群在空间上呈高斯分布的电子、单一群呈高斯分布的电子或是不存在电子。因此，此种以氮化硅材质取代复晶硅浮置栅极的闪存，可以在单一的存储单元中写入四种状态，是一种单一存储单元二位(1 cell 2bit)的闪存。
此种以氮化硅材质取代复晶硅浮置栅极的闪存或氮化硅只读存储器，会受到工艺环境的影响。例如，当氮化硅只读存储器暴露在紫外光的环境下，紫外光的能量会使基底产生电子与电洞，而产生的部分电子会存入氮化硅层，而且存入氮化硅层的电子极难消除，使氮化硅只读存储器元件产生数据错误等问题。发明内容
因此，本发明的目的在于提供一种闪存元件的制造方法，可以防止紫外光穿透，避免元件产生数据错误。
本发明提供一种闪存元件的制造方法，此方法是在一基底上形成堆栈栅极结构与源极/漏极区后，依序于基底上形成一层内层介电层(Inter-Layer Dielectric，ILD)与复数层金属层间介电层(Inter-MetalDielectric，IMD)。其中，内层介电层与金属层间介电层之中至少有一层介电层上形成一保护层以保护元件，防止紫外光穿透。
上述的保护层的材质可以是碳化硅或低介电常数(Low k，k＜4)的旋涂式介电材料(Spin On Dielectric，SOD)。
本发明通过在内层介电层上或金属层间介电层上形成碳化硅层或低介电常数的旋涂式介电材料层，以防止紫外光穿透而影响下方的存储单元。而且，碳化硅层或低介电常数的旋涂式介电材料层可降低反射光的强度而具有作为介层窗工艺的介电底层反射涂层的功用。同时碳化硅或低介电常数的旋涂式介电材料也可以填补化学机械研磨工艺所造成的刮痕。此外，使用碳化硅作为保护层时，由于碳化硅层的结构较为致密，因此具有阻障功能可以阻挡后段工艺所产生的，例如是氢离子的可移动载子等进入下方的元件中。而使用低介电常数的旋涂式介电材料作为保护层时，由于低介电常数的旋涂式介电材料的介电常数低于氧化硅(PE-TEOS)的介电常数，因此可有效降低电阻电容延迟(RC Delay)，提高元件效能。
而且，保护层可以只形成于在内层介电层或金属层间介电层上，也可以在内层介电层与金属层间介电层上都形成保护层，当然也可以在两层以上的金属层间介电层上都形成保护层。
由于本发明于内层介电层或金属层间介电层上形成一层具有高吸收系数的保护层，以保护元件防止紫外光穿透，故可以防止紫外光的能量使基底产生电子存入闪存的氮化硅电子陷入层中，而得以避免闪存元件产生数据错误等问题，进而提高元件合格率。附图说明
为让本发明的目的、特征和优点能更明显易懂，下文配合附图，作详细说明：
图1A至图1F是本发明较佳实施例的闪存元件的制造流程剖面图。
图中标记分别是：
100：基底
102：复合介电层
104：栅极导体层
106：堆栈栅极结构
108：源极漏极区
110：内层介电层
112、124：保护层
114：接触窗开口
116：接触窗
118、130：金属内连接线
120、122：金属层间介电层
126：介层窗开口
128：介层窗具体实施方式
请参照图1A至图1F，是本发明较佳实施例的一种闪存元件的制造流程剖面图。
请参照图1A，首先提供一基底100，例如为硅基底。在基底100上依序形成一层复合介电层102以及位于复合介电层102上的一层栅极导体层104。复合介电层102具有由穿隧氧化层、氮化硅层与氧化硅介电层所组成的氧化硅/氮化硅/氧化硅(ONO)结构。此栅极导体层104的材质例如是复晶硅化金属层。形成栅极导体层104的步骤包括先形成一层掺杂复晶硅层后，再在此复晶硅层上形成一层金属硅化物层。而金属硅化物层的材质包括硅化钨等。其中，形成掺杂复晶硅层的方法例如是以临场(in-situ)掺杂离子的方式，利用化学气相沉积法形成。形成金属硅化物层的方法例如是以六氟化钨和硅烷为反应气体源，利用低压化学气相沉积法形成。
然后，图案化栅极导体层104与复合介电层102，以形成堆栈栅极结构106，形成堆栈栅极结构106的方法例如是微影及蚀刻技术。之后，在堆栈栅极结构106两侧的基底100中形成一源极/漏极区108，形成源极/漏极区108的方法例如是离子植入法。
接着，请参照图1B，在基底100上形成一层内层介电层110，此内介电层110的材质包括氧化硅、磷硅玻璃或硼磷硅玻璃，形成内介电层110的方法例如是化学气相沉积法。然后，进行一平坦化工艺而使内层介电层110具有一平坦化表面。使内层介电层110平坦化的方法例如是化学机械研磨法(Chemical Mechanical)或回蚀刻法(EtchBack)。
之后，在内层介电层110上形成一层保护层112，此保护层112的材质例如是碳化硅或低介电常数的旋涂式介电材料，形成此保护层112的方法例如是化学气相沉积法或旋转涂布法，其中低介电常数的旋涂式介电材料例如是聚亚芳香基醚((Poly(Arylene Ether)，SiLK)、氟化聚亚芳香基醚(Fluorinated Poly(Arylene Ether)，FLARE)、氢化硅倍半氧化物(Hydrogen Silsesquioxane，HSQ)等。此保护层112的厚度例如是100埃至1000埃左右，较佳为300埃至500埃左右。由于此保护层112的材质是碳化硅或低介电常数的旋涂式介电材料，而碳化硅或低介电常数的旋涂式介电材料在248nm波长具有高吸收系数，可以吸收紫外光，防止紫外光穿透而影响下方的存储单元，并且可降低反射光的强度而具有作为介层窗工艺的介电抗反射涂层(DielectricAnti-Reflection Coating，DARC)的功用。同时碳化硅或低介电常数的旋涂式介电材料也可以填补化学机械研磨工艺所造成的刮痕。此外，使用碳化硅作为保护层112时，由于碳化硅层的结构较为致密，因此具有阻障功能，可以阻挡后段工艺所产生的例如是氢离子的可移动载子等进入下方的元件中；而使用低介电常数的旋涂式介电材料作为保护层112时，由于低介电常数的旋涂式介电材料层的介电常数低于内层介电层110的介电常数，因此可有效降低电阻电容延迟(RC Delay)，提高元件效能。
接着，请参照图1C，使用微影蚀刻技术于内层介电层110中形成接触窗开口114。其中接触窗开口114暴露部分源极/漏极区108的表面。
然后，在接触窗开口114内形成接触窗116。形成接触窗116的步骤例如是先形成一层导体层(未图标)后，移除接触窗开口114以外的导体层。其中，导体层的材质例如是铝、钛、铬、钨、钴、镍、铜等金属，其形成的方法包括物理气相沉积法，例如是溅镀法。移除接触窗开口116以外的导体层的方法例如是干式蚀刻法或化学机械研磨法。
接着，请参照图1D，在保护层112上形成另一层导体层(未图标)，此导体层的材质例如是铝、钛、铬、钨、钴、镍、铜等金属，其形成的方法包括物理气相沉积法，例如是溅镀法。然后，使用微影蚀刻技术图案化导体层，以形成金属内连接线118。
然后，在基底100上形成一层金属层间介电层120，此金属层间介电层120的材质例如是以高密度等离子体增强化学气相沉积法(High Density Plasma Enhanced Chemical Vapor Deposition，HDPECVD)形成的氧化硅。
接着，请参照图1E，在金属层间介电层120上形成另一层金属层间介电层122，此金属层间介电层122的材质例如是以四-乙基-邻-硅酸酯(Tetra Ethyl Ortho Silicate，TEOS)/臭氧(O3)为反应气体源利用等离子体增强化学气相沉积法(Plasma Enhanced Chemical VaporDeposition，PECVD)所形成的化硅。然后，进行一平坦化工艺而使金属层间介电层122具有一平坦化表面。使金属层间介电层122平坦化的方法例如是化学机械研磨法或回蚀刻法。之后，在金属层间介电层122上形成另一层保护层124，此保护层124的材质例如是碳化硅或低介电常数的旋涂式介电材料，形成此保护层124的方法例如是化学气相沉积法或旋转涂布法，其中低介电常数的旋涂式介电材料例如是聚亚芳香基醚((Poly(Arylene Ether)，SiLK)、氟化聚亚芳香基醚(Fluonirated Poly(Arylene Ether)，FLARE)、氢化硅倍半氧化物(Hydrogen Silsesquioxane，HSQ)等。此保护层124的厚度例如是100埃至1000埃左右，较佳为300埃至500埃左右。由于此保护层124的材质为碳化硅或低介电常数的旋涂式介电材料，而碳化硅或低介电常数的旋涂式介电材料在248nm波长具有高吸收系数可以吸收紫外光，防止紫外光穿透而影响下方的存储单元，并且可降低反射光的强度而具有作为介层窗工艺的介电底层反射涂层的功用。同时碳化硅或低介电常数的旋涂式介电材料也可以填补化学机械研磨工艺所造成的刮痕。此外，使用碳化硅作为保护层124时，由于碳化硅层的结构较为致密，因此具有阻障功能，可以阻挡后段工艺所产生的例如是氢离子的可移动载子等进入下方的元件中；而使用低介电常数的旋涂式介电材料作为保护层124时，由于低介电常数的旋涂式介电材料层的介电常数低于金属层间介电层122的介电常数，因此可有效降低电阻电容延迟(RC Delay)，提高元件效能。
接着，请参照图1F，使用微影蚀刻技术图案化保护层124与金属层间介电层122以形成介层窗开口126。其中介层窗开口126暴露部分金属内连线118的表面。然后，在介层窗开口126内形成介层窗128。形成介层窗128的步骤例如是先形成一层导体层(未图标)后，移除介层窗开口126以外的导体层。其中，导体层的材质例如是铝、钛、铬、钨、钴、镍、铜等金属，其形成的方法包括物理气相沉积法，例如是溅镀法。移除介层窗开口126以外的导体层的方法例如是干式蚀刻法或化学机械研磨法。之后，在保护层124上形成另一层导体层(未图标)，此导体层的材质例如是铝、钛、铬、钨、钴、镍、铜等金属，其形成的方法包括物理气相沉积法，例如是溅镀法。然后，使用微影蚀刻技术图案化导体层，以形成金属内连线130。
根据上述本发明的较佳实施例所述，其是通过在内层介电层上以及金属层间介电层上形成材质为碳化硅或低介电常数的旋涂式介电材料的保护层，以防止紫外光穿透而影响下方的存储单元，并且碳化硅层或低介电常数的旋涂式介电材料层可降低反射光的强度而具有作为介层窗工艺的介电底层反射涂层的功用。同时碳化硅或低介电常数的旋涂式介电材料也可以填补化学机械研磨工艺所造成的刮痕。此外，使用碳化硅作为保护层时，由于碳化硅层的结构较为致密，因此具有阻障功能，可以阻挡后段工艺所产生的例如是氢离子的可移动载子等进入下方的元件中；而使用低介电常数的旋涂式介电材料作为保护层时，由于低介电常数的旋涂式介电材料层的介电常数低于金属层间介电层的介电常数，因此可有效降低电阻电容延迟(RC Delay)，提高元件效能。
因此，本发明的优点为在内层介电层或金属层间介电层上形成一层具有高吸收系数的保护层，以保护元件防止紫外光穿透。因此，可以防止紫外光穿透元件，避免闪存元件产生数据错误等问题。
而且，在本发明的较佳实施例中，保护层是分别形成于内层介电层与金属层间介电层上，当然也可以只在内层介电层上形成保护层或只在金属层间介电层上形成保护层，或者也可以在两层以上的金属层间介电层上都形成保护层。
虽然本发明已以较佳实施例公开，但非用以限定本发明，任何熟悉该项技术的人员在不脱离本发明的精神和范围内，所作的更动与润饰，均属于本发明的保护范围。