半导体存储器 【技术领域】
本发明涉及半导体存储器，特别是涉及抗软错误性的改善。
背景技术
图16示出了说明现有的半导体存储器1R的电路图。在图16中示出了1个存储单元10R以及附属于它的2条(1对)位线BL1R、BL2R和1条字线WLR。另外，存储单元10R是所谓单端口SRAM(静态随机存取存储器)的存储单元。
如图16所示，存储单元10R由2个驱动晶体管11DNR、12DNR，2个负载晶体管11LPR、12LPR和2个存取晶体管11ANR、12ANR构成。存取晶体管也称为传输晶体管或传输门。在现有的半导体存储器1R中，驱动晶体管11DNR、12DNR和存取晶体管11ANR、12ANR由N型(N沟道型)MOSFET(金属-氧化物-半导体场效应晶体管)构成，负载晶体管11LPR、12LPR由P型(P沟道型)MOSFET构成。
驱动晶体管11DNR与负载晶体管11LPR串联连接构成CMOS型倒相器11R。同样，驱动晶体管12DNR与负载晶体管12LPR串联连接构成CMOS型倒相器12R。2个倒相器11R、12R并联连接在电源电位VDD与接地电位GND之间。
驱动晶体管11DNR与负载晶体管11LPR的连接部分11bR，即倒相器11R的输出端子11bR经存取晶体管11ANR与位线BL1R连接。还有，倒相器11R的输出端子11bR与倒相器12R的输入端子12aR连接，即与2个晶体管12DNR、12LPR的栅极连接在一起。同样，驱动晶体管12DNR与负载晶体管12LPR的连接部分12bR，即倒相器12R的输出端子12bR经存取晶体管12ANR与位线BL2R连接。还有，倒相器12R的输出端子12bR与倒相器11R的输入端子11aR连接，即与2个晶体管11DNR、11LPR的栅极连接在一起。然后，存取晶体管11ANR、12ANR的栅极一起与字线WLR连接。
由于倒相器11R、12R地输出端子11bR、12bR相当于存储单元10R的所谓存储节点，所以为方便计，对这些存储节点使用与输出端子11bR、12bR相同的符号，并称之为存储节点11bR、12bR。
下面参照图17～图21的布局图(平面图)对现有的半导体存储器1R的具体结构进行说明。还有，为进行说明，从图17中抽出现有的半导体存储器1R的一部分要素示于图18～图21。另外，为说明方便，规定了与半导体衬底5R的主面5SR平行、并且相互正交的第1和第2方向D1、D2。
如图17～图21所示，在半导体衬底5R的主面5SR内，形成3个阱WP1R、WNR、WP2R，并依序在第1方向D1排列。
如图18所示，在P型阱WP1R中形成N型驱动晶体管11DNR和N型存取晶体管11ANR。另外，在N型阱WNR中形成P型负载晶体管11LPR、12LPR。还有，在P型阱WP2R中形成N型驱动晶体管12DNR和N型存取晶体管12ANR。
详细地说，在P型阱WP1R的主面5SR内形成构成N型MOSFET的源/漏区的N+型杂质区FN32R、FN10R、FN20R。杂质区FN32R、FN10R隔着驱动晶体管11DNR的沟道区沿第2方向D2排列，杂质区FN10R、FN20R隔着存取晶体管11ANR的沟道区沿第2方向D2排列。这时，2个晶体管11DNR和11ANR共有杂质区FN10R。
同样地，在P型阱WP2R的主面SR5内形成N+型杂质区FN33R、FN11R、FN21R。杂质区FN33R、FN11R隔着驱动晶体管12DNR的沟道区沿第2方向D2排列，杂质区FN11R、FN21R隔着存取晶体管12ANR的沟道区沿第2方向D2排列。这时，2个晶体管12DNR、12ANR共有杂质区FN11R。
另一方面，在N型阱WNR的主面5SR内形成构成P型MOSFET的源/漏区的P+型杂质区FP12R、FP10R、FP13R、FP11R。杂质区FP12R、FP10R隔着负载器晶体管11LPR的沟道区沿第2方向D2排列，杂质区FP13R、FP11R隔着负载晶体管12LPR的沟道区沿第2方向D2排列。
另外，晶体管11DNR、11LPR、12ANR的沟道区沿第1方向D1排列，晶体管12DNR、12LPR、11ANR的沟道区沿第1方向D1排列。
还有，栅极布线PL11R以隔着栅氧化膜(未图示)与晶体管11DNR、11LPR的沟道区相向的方式配置，并且该栅极布线PL11R与杂质区FP11R相接。同样，栅极布线PL12R以隔着栅氧化膜(未图示)与晶体管12DNR、12LPR的沟道区相向的方式配置，并且该栅极布线PL12R与杂质区FP10R相接。另外，栅极布线PL11AR、PL12AR分别以隔着栅氧化膜(未图示)与存取晶体管11ANR、12ANR的沟道区相向的方式配置。还有，栅极布线PL11R、PL12R、PL11AR、PL12AR由例如低阻多晶硅构成。
以覆盖住杂质区FN32R等和栅极布线PL11R、PL12R、PL11AR、PL12AR的方式配置层间绝缘膜(未图示)。在该层间绝缘膜中形成通至杂质区FN32R、FN10R、FN20R、FN33R、FN11R、FN21R、FN12R、FN13R的接触孔CR。另外，在该层间绝缘膜中形成栅极布线PL11R和杂质区FP11R同时向其内部露出的接触孔(也称共用接触孔)SCR，同样地，形成栅极布线PL12R和杂质区FP10R同时向其内部露出的共用接触孔SCR。进而在该层间绝缘膜中分别形成通至栅极布线PL11AR、PL12AR的接触孔(也称栅极接触孔)GCR。
接着，参照图18和图19可知，在上述层间绝缘膜上配置例如由铝构成的第1层布线1WR、1GR、1DR、1B1R、1B2R、1L1R、1L2R。
然后，2条布线1WR分别经栅极接触孔GCR与栅极布线PL11AR、PL12AR相接，2条布线1GR分别经接触孔CR与杂质区FN32R、FN33R相接。另外，2条布线1DR分别经接触孔CR与杂质区FP12R、FP13R相接。另外，布线1B1R、1B2R分别经接触孔CR与杂质区FN20R、FN21R相接。
布线1L1R经接触孔CR和共用接触孔SCR与杂质区FN10R、FP10R以及栅极布线PL12R相接。同样，布线1L2R经接触孔CR和共用接触孔SCR与杂质区FN11R、FP11R以及栅极布线PL11R相接。
然后，以覆盖这些布线1WR、1GR、1DR、1B1R、1B2R、1L1R、1L2R的方式配置层间绝缘膜(未图示)。在该层间绝缘膜中形成通路孔1TR，通路孔1TR设置在布线1WR、1GR、1DR、1B1R、1B2R、上。
接着，参照图19和图20可知，在覆盖第1层布线1WR、1GR、1DR、1B1R、1B2R、1L1R、1L2R的上述层间绝缘膜(未图示)上配置例如由铝构成的第2层布线2WR、2GR、2DR、2B1R、2B2R。布线2WR、2GR、2B1R、2B2R分别经通路孔1TR与布线1WR、1GR、1B1R、1B2R相接，布线2DR经通路孔1TR与2条布线1DR相接。
然后，以覆盖这些布线2WR、2GR、2DR、2B1R、2B2R的方式配置层间绝缘膜(未图示)，在该层间绝缘膜中分别在2条布线2WR上形成通路孔2TR。
进而，参照图20和图21可知，在覆盖第2层布线2WR、2GR、2DR、2B1R、2B2R的上述层间绝缘膜(未图示)上配置例如由铝构成的第3层布线3WR，该布线3WR经通路孔2TR与2条布线2WR相接。
另外，布线2B1R、2B2R分别与位线BL1R、BL2R对应，布线3WR与字线WLR对应。另外，布线2GR与接地电位GND连接，布线2DR与电源电位VDD连接。
在具有上述这样结构的现有的半导体存储器1R中，存储节点11bR包含杂质区FN10R、FP10R而构成，存储节点12bR包含杂质区FN11R、FP11R而构成。因此，当α射线、中子射线入射至这些杂质区FN10R、FP10R、FN11R、FP11R时，发生软错误。特别是属于在同一阱WP1R中形成的驱动晶体管11DNR和存取晶体管11ANR的N+型杂质区FN10R以及属于在同一阱WP2R中形成的驱动晶体管12DNR和存取晶体管12ANR的N+型杂质区FN11R与软错误的发生关系较大。另外，由于现有的半导体存储器1R的抗软错误性仅由存储节点11bR、12bR的电容量决定，所以当存储节点11bR、12bR的电容量随着微细化而减小时，其抗软错误性也就变差。
【发明内容】
本发明鉴于这些方面，其目的在于提供其抗软错误性比现有的半导体存储器1R有提高的半导体存储器。
本发明第1方面所述的半导体存储器包含半导体衬底；以及在上述半导体衬底上形成的存储单元，上述存储单元包括：包含第1输入端子和第1输出端子，同时还包含具有与上述第1输出端子连接的主端子的第1导电类型的至少1个MISFET作为第1驱动晶体管的第1倒相器；包含与上述第1输出端子连接的第2输入端子和与上述第1输入端子连接的第2输出端子，同时还包含具有与上述第2输出端子连接的主端子的上述第1导电类型的至少1个MISFET作为第2驱动晶体管的第2倒相器；由具有与上述第1输出端子连接的主端子的上述第1导电类型的MISFET构成的第1存取晶体管；以及由具有与上述第2输出端子连接的主端子的上述第1导电类型的MISFET构成的第2存取晶体管，上述半导体衬底包含以互不接触的方式形成的、与上述第1导电类型相反的第2导电类型的第1至第3阱，在上述第1阱中形成上述第1和第2存取晶体管这两个晶体管，在上述第2阱中形成上述第1驱动晶体管，在上述第3阱中形成上述第2驱动晶体管。
本发明第2方面所述的半导体存储器是在第1方面所述的半导体存储器中还包含在上述第2或第3阱侧与上述存储单元邻接的相邻存储单元，上述存储单元的上述第2或第3阱同时又是上述相邻存储单元的上述第2和第3阱的某一个。
本发明第3方面所述的半导体存储器是在第1或第2方面所述的半导体存储器中，上述半导体衬底还包含：在上述第1阱与上述第2阱之间形成的上述第1导电类型的第4阱；以及在上述第1阱与上述第3阱之间形成的上述第1导电类型的第5阱。
本发明第4方面所述的半导体存储器是在第1至第3方面的任何一方面所述的半导体存储器中，上述第1和第2驱动晶体管各自的至少1个上述MISFET包含并联连接的多个MISFET，上述第2、第1和第3阱在规定方向依序排列，相当于上述多个MISFET的主端子的杂质区在与上述规定方向正交的方向排列。
本发明第5方面所述的半导体存储器是在第3方面所述的半导体存储器中，上述第1倒相器还包含在上述第4阱中形成的、具有与上述第1输出端子连接的主端子的上述第2导电类型的MISFET作为第1负载晶体管，上述第2倒相器还包含在上述第5阱中形成的、具有与上述第2输出端子连接的主端子的上述第2导电类型的MISFET作为第2负载晶体管，上述第2、第4、第1、第5和第3阱依序在规定方向排列，构成上述第1和第2负载晶体管的上述MISFET的栅极不在上述规定方向上排列，构成上述第1和第2驱动晶体管以及上述第1和第2存取晶体管的MISFET的栅极与上述第1、第2负载晶体管的某一个的上述栅极在上述规定方向上排列。
本发明第6方面所述的半导体存储器是在第3方面所述的半导体存储器中，上述第1倒相器还包含在上述第4阱中形成的、具有与上述第1输出端子连接的主端子的上述第2导电类型的MISFET作为第1负载晶体管，上述第2倒相器还包含在上述第5阱中形成的、具有与上述第2输出端子连接的主端子的上述第2导电类型的MISFET作为第2负载晶体，上述半导体存储器还包括：形成上述第1驱动晶体管和上述第1负载晶体管的栅极的第1栅极布线；形成上述第2驱动晶体管和上述第2负载晶体管的栅极的第2栅极布线；经第1接触孔与相当于上述第1驱动晶体管、第1负载晶体管和第1存取晶体管所具有的、与上述第1输出端子连接的上述主端子的杂质区，同时与上述第2栅极布线相接的第1布线；以及经第2接触孔与相当于上述第2驱动晶体管、第2负载晶体管和第2存取晶体管所具有的，与上述第2输出端子连接的上述主端子的杂质区，同时与上述第1栅极布线相接的第2布线，上述第2栅极布线与上述第1存取晶体管的上述杂质区相接，上述第1接触孔包含上述第2栅极布线和上述第1存取晶体管的上述杂质区同时向其内部露出的第1共用接触孔，上述第1栅极布线与上述第2存取晶体管的上述杂质区相接，上述第2接触孔包含上述第1栅极布线和上述第2存取晶体管的上述杂质区同时向其内部露出的第2共用接触孔。
本发明第7方面所述的半导体存储器是在第3方面所述的半导体存储器中，上述第1倒相器还包含在上述第4阱中形成的、具有与上述第1输出端子连接的主端子的上述第2导电类型的MISFET作为第1负载晶体管，上述第2倒相器管还包含在上述第5阱中形成的、具有与上述第2输出端子连接的主端子的上述第2导电类型的MISFET作为第2负载晶体，上述半导体存储器还包括：形成上述第1驱动晶体管和上述第1负载晶体管的栅极的第1栅极布线；形成上述第2驱动晶体管和上述第2负载晶体管的栅极的第2栅极布线；经第1接触孔与相当于上述第1驱动晶体管、第1负载晶体管和第1存取晶体管所具有的，与上述第1输出端子连接的上述主端子的杂质区，同时与上述第2栅极布线相接的第1布线；以及经第2接触孔与相当于上述第2驱动晶体管、第2负载晶体管和第2存取晶体管所具有的，与上述第2输出端子连接的上述主端子的杂质区，同时与上述第1栅极布线相接的第2布线，上述第1和第2栅极布线不与上述第2和第1存取晶体管的上述杂质区相接，对上述杂质区和上述第1、第2栅极布线分别设置上述第1和第2接触孔。
【附图说明】
图1是说明实施例1的半导体存储器的电路图。
图2是说明实施例1的半导体存储器的布局图。
图3是说明实施例1的半导体存储器的布局图。
图4是说明实施例1的半导体存储器的布局图。
图5是说明实施例1的半导体存储器的布局图。
图6是说明实施例1的半导体存储器的布局图。
图7是说明实施例1的半导体存储器的布局图。
图8是说明实施例1的半导体存储器的剖面图。
图9是说明实施例1的半导体存储器的布局图。
图10是说明实施例2的半导体存储器的电路图。
图11是说明实施例2的半导体存储器的布局图。
图12是说明实施例2的半导体存储器的布局图。
图13是说明实施例2的半导体存储器的布局图。
图14是说明实施例2的半导体存储器的布局图。
图15是说明实施例2的半导体存储器的布局图。
图16是说明现有的半导体存储器的电路图。
图17是说明现有的半导体存储器的布局图。
图18是说明现有的半导体存储器的布局图。
图19是说明现有的半导体存储器的布局图。
图20是说明现有的半导体存储器的布局图。
图21是说明现有的半导体存储器的布局图。
具体实施例方式
(实施例1)
在图1中示出了说明实施例1的半导体存储器1的电路图。在图1中示出了1个存储单元10以及附属于它的2条(1对)位线BL1、BL2和1条字线WL，但实际上半导体存储器1包含多个存储单元10、多条位线BL1、BL2和多条字线WL。这里，作为存储单元10，以所谓的单端口SRAM(静态随机存取存储器)存储单元为例进行说明。
如图1所示，存储单元10由第1和第2驱动晶体管11DN、12DN，第1和第2负载晶体管11LP、12LP以及第1和第2存取晶体管11AN、12AN构成。存取晶体管也称为传输晶体管或传输门。下面对半导体存储器1中的这6个晶体管11DN、12DN、11LP、12LP、11AN、12AN分别由单个场效应晶体管(FET)构成的情形，更具体地说，驱动晶体管11DN、12DN和存取晶体管11AN、12AN由N型(N沟道型)MOSFET(金属-氧化物-半导体场效应晶体管)构成，负载晶体管11LP、12LP由P型(P沟道型)MOSFET构成的情形进行说明。另外，也可以应用一般的MIS(金属-绝缘体-半导体)型的FET代替MOS型。
第1驱动晶体管11DN与第1负载晶体管11LP串联连接构成CMOS型第1倒相器11。同样，第2驱动晶体管12DN与第2负载晶体管12LP串联连接构成CMOS型第2倒相器12。2个倒相器11、12并联连接在电源电位VDD与接地电位GND之间。
更具体地说，负载晶体管11LP、12LP的源极与电源电位VDD连接，负载晶体管11LP、12LP的漏极分别与驱动晶体管11DN、12DN的漏极连接，驱动晶体管11DN、12DN的源极与接地电位GND连接。另外，驱动晶体管11DN、12DN的栅极与负载晶体管11LP、12LP的栅极连接。
另外，在晶体管(MI SFET)中，源极与漏极之间的电流经路，具体而言即后述的沟道区(或沟道形成区)CH(参照图7)构成主经路，可以将源极和漏极的每一个皆称为主端子。另外，将栅极称为控制端子。
第1驱动晶体管11DN与第1负载晶体管11LP的连接部分11b，即第1倒相器11的输出端子(或者第1输出端子)11b与存取晶体管11AN的一个主端子连接，存取晶体管11AN的另一主端子与第1位线BL1连接。还有，第1倒相器11的输出端子11b与第2倒相器12的输入端子(或者第2输入端子)12a连接，即共同与2个晶体管12DN、12LP的栅极连接。
同样，第2驱动晶体管12DN与第2负载晶体管12LP的连接部分12b，即第2倒相器12的输出端子(或者第2输出端子)12b经存取晶体管12AN与第2位线BL2连接。还有，第2倒相器12的输出端子12b与第1倒相器11的输入端子(或者第1输入端子)11a连接。
然后，第1和第2存取晶体管11AN、12AN的栅极一起与字线WL连接。
由于倒相器11、12的输出端子11b、12b相当于存储单元10的所谓存储节点，所以为方便计，对这些存储节点使用与输出端子11b、12b相同的符号，并称之为存储节点11b、12b。另外，关于存储节点11b、12b后面还将详述。
下面参照图2～图7的布局图(平面图)和图8的剖面图对半导体存储器1的具体结构进行说明。还有，为进行说明，从图2中抽出半导体存储器1的一部分要素示于了图3～图7，在图8中示出了图3和图4中的8-8线的剖面图。另外，为说明方便，规定了与半导体衬底5的主面5S平行、并且相互正交的第1和第2方向D1、D2。
如图2～图6所示，在例如由硅构成的半导体衬底5的主面5 S内，形成5个阱W2P、W4N、W1P、W5N、W3P，并在第1方向D1依序排列。还有，第1至第3阱W1P、W2P、W3P为P型，第4和第5阱W4N、W5N为N型。这时，N型的第4阱W4 N被配置在P型的第1与第2阱W1P、W2P之间，N型的第5阱W5N被配置在P型的第1与第3阱W1P、W3P之间。这样，由于以相同导电类型的阱彼此互不接触的方式形成，而不同导电类型的阱交互配置，所以能够可靠地实现各阱W1P、W2P、W3P、W4N、W5N之间的电隔离。
然后，如图3所示，在P型第1阱W1P中形成N型第1和第2存取晶体管11AN、12AN这两个晶体管。另外，在P型第2阱W2P中形成N型第1驱动晶体管11DN，在P型第3阱W3P中形成N型第2驱动晶体管12DN。另外，在N型第4阱W4N中形成P型第1负载晶体管11LP，在N型第5阱W5N中形成P型第2负载晶体管12LP。还有，各晶体管11DN、11LP、11AN、12DN、12LP、12AN被元件隔离部6(参照图8)，例如LOCOS或沟槽型元件隔离部隔开。
详细地说，在P型第1阱W1P的主面5S内形成构成N型MOSFET的主端子的N+型杂质区FN10、FN20、FN11、FN21。另外，在以下的说明中，标有以“FN”开头的符号的杂质区为N+型。
再具体些说，第1存取晶体管11AN的2个杂质区FN10、FN20隔着该晶体管11AN的沟道区CH沿第2方向D2排列，同样，第2存取晶体管12AN的2个杂质区FN11、FN21隔着该晶体管12AN的沟道区CH沿第2方向D2排列。
另外，第1存取晶体管11AN的杂质区FN10、FN20配置在比第2存取晶体管12AN的杂质区FN11、FN21更靠第5阱W5N一侧。另外，杂质区FN10、FN11沿第1方向D1排列，而杂质区FN20、FN21不在第1方向D1排列。
在P型第2阱W2P的主面5S内形成第1驱动晶体管11DN的2个杂质区FN30、FN32，这些杂质区FN30、FN32隔着该晶体管11DN的沟道区CH沿第2方向D2排列。
同样，在P型第3阱W3P的主面5S内形成第2驱动晶体管12DN的2个杂质区FN31、FN33，这些杂质区FN31、FN33隔着该晶体管12DN的沟道区CH沿第2方向D2排列。
另外，在N型第4阱W4N的主面5S内形成构成P型第1负载晶体管11LP的主端子的2个P+型杂质区FP10、FP12，这些杂质区FP10、FP12隔着该晶体管11LP的沟道区CH沿第2方向D2排列而形成。另外，在以下的说明中，标有以“FP”开头的符号的杂质区为P+型。
同样，在N型第5阱W5N的主面5S内形成P型第2负载晶体管12LP的杂质区FP11、FP13，这些杂质区FP11、FP13隔着该晶体管12LP的沟道区CH沿第2方向D2排列而形成。
这时，杂质区FN32、FN30、FP12、FP10、FN20、FN10被配置成第1驱动晶体管11DN、第1负载晶体管11LP和第1存取晶体管11AN的沟道区CH沿第1方向D1排列。另外，杂质区FN31、FN33、FP11、FP13、FN11、FN21被配置成第2驱动晶体管12DN、第2负载晶体管12LP和第2存取晶体管12AN的沟道区CH沿第1方向D1排列。
还有，杂质区FN32、FP12、FN20沿第1方向D1排列，杂质区FN33、FP13、FN21沿第1方向D1排列。另外，杂质区FN30、FP10、FN11、FN10、FP11、FN31沿第1方向D1排列。
然后，如图3所示，从平面视图看栅极布线(或者第1栅极布线)PL11在阱W2P、W4N、W1P上沿第1方向D1延伸。这时，栅极布线PL11以隔着栅氧化膜(未图示)与第1驱动晶体管11DN和第1负载晶体管11LP的两沟道区CH相向的方式配置，栅极布线PL11中的与沟道区CH相向的部分相当于晶体管11DN、11LP的栅极G(参照图7)。
这里，图7所示的第1驱动晶体管11DN中的栅极G在第1方向D1的尺寸为栅极宽度WG，它与沟道宽度对应。其他晶体管11LP、11AN、12DN、12LP、12AN的情形与此相同。
返回到图3，栅极布线PL11在第1阱W1P上向第2方向D2弯折，与第2存取晶体管12AN的杂质区FN11相接(参照图8)。另外，栅极布线PL11在上述部分之外，被配置在元件隔离部6上。借助于该栅极布线PL11，第1驱动晶体管11DN的栅极和第1负载晶体管11LP的栅极这两个栅极G连接在一起，该两个栅极G与第2存取晶体管12AN的一个主端子连接(参照图1)。
同样，从平面视图看，栅极布线(或者第2栅极布线)PL12在阱W3P、W5N、W1P上沿第1方向D1延伸，栅极布线PL12隔着栅氧化膜(未图示)与第2驱动晶体管12DN和第2负载晶体管12LP的两沟道区CH相向。还有，栅极布线PL12与第1存取晶体管11AN的杂质区FN10相接。借助于这样的栅极布线PL12，第2驱动晶体管12DN的栅极和第2负载晶体管12LP的栅极这两个栅极G连接在一起，该两个栅极G与第1存取晶体管11AN的一个主端子连接(参照图1)。
另外，从平面视图看，栅极布线PL11A在阱W1P、W5N、W3P上沿第1方向D1延伸，该栅极布线PL11A以隔着栅氧化膜(未图示)与第1存取晶体管11AN的沟道区CH相向的方式配置。同样，从平面视图看，栅极布线PL12A在阱W1P、W4N、W2P上沿第1方向D1延伸，该栅极布线PL12A以隔着栅氧化膜(未图示)与第2存取晶体管12AN的沟道区CH相向的方式配置。
这时，2条栅极布线PL11、PL11A作为整体以直线方式排列，同样，2条栅极布线PL12、PL12A作为整体也以直线方式排列。换言之，晶体管11DN、11LP、11AN的栅极G沿第1方向D1排列，晶体管12DN、12LP、12AN的栅极G沿第1方向D1排列。另外，2个负载晶体管11LP、12LP的栅极G不沿第1方向D1排列。
另外，栅极布线PL11、PL12、PL11A、PL12A例如由低阻多晶硅构成。
以覆盖住杂质区FN32等和栅极布线PL11、PL12、PL11A、PL12A的方式在半导体衬底5的主面5S上配置层间绝缘膜7(参照图8)。在该层间绝缘膜7中形成接触孔C、SC、GC，接触孔C被设置在杂质区FN30、FN32、FP10、FP12、FN21、FN20、FP11、FP13、FN31、FN33上。
然后，在栅极布线PL11与杂质区FN11相接部分的附近设置接触孔(也称共用接触孔)SC(参照图8)，栅极布线PL11和杂质区FN11同时向该共用接触孔SC内露出。同样，以栅极布线PL12和杂质区FN10同时向其内部露出的方式形成共用接触孔SC。
另外，在栅极布线PL11A、PL12A上设置接触孔(也称栅极接触孔)GC。还有，栅极接触孔GC从平面视图看在阱W2P、W3P上形成。
参照图3、图4和图8可知，在层间绝缘膜7上配置例如由铝构成的第1层布线1G、1W、1D、1B1、1B2、1L1、1L2。然后，以覆盖住这些布线1G、1W、1D、1B1、1B2、1L1、1L2的方式配置层间绝缘膜(未图示)，在该层间绝缘膜中形成通路孔1T。
详细地说，2条布线1G从平面视图看分别在阱W2P、W3P上沿第1方向D1延伸。一条布线1G经接触孔C与杂质区FN32相接，另一条布线1G经接触孔C与杂质区FN33相接。然后在各布线1G上设置通路孔1T。
2条布线1W从平面视图看分别在阱W2P、W3P上沿第1方向D1延伸。一条布线1W经栅极接触孔GC与栅极布线PL11A相接，另一条布线1W经栅极接触孔GC与栅极布线PL12A相接。然后在各布线1W上设置通路孔1T。还有，在布线1W上的通路孔1T比布线1G上的通路孔1T被配置得更靠近第1阱W1P。
2条布线1D从平面视图看分别在阱W1P、W4N和阱W1P、W5N上沿第1方向D1延伸。一条布线1D经接触孔C与杂质区FP12相接，另一条布线1D经接触孔C与杂质区FP13相接。然后在各布线1D上形成通路孔1T，这些通路孔1T从平面视图看被设置在阱W1P上。
布线1B1从平面视图看在阱W1P、W5N上沿第1方向D1延伸，经接触孔C与杂质区FN20相接。同样，布线1B2从平面视图看在阱W1P、W4N上沿第1方向D1延伸，经接触孔C与杂质区FN21相接。然后在布线1B1、1B2上形成通路孔1T，这些通路孔1T从平面视图看分别被设置在阱W5N、W4N上。
布线(或者第1布线)1L1从平面视图看在第1方向D1上从杂质区FN30上延伸至杂质区FP10上，然后在第2方向D2上从杂质区FP10上向栅极布线PL12A侧延伸，在到达栅极布线PL12A之前又向第1方向D1延伸，到达在栅极布线PL12和杂质区FN10上的共用接触孔SC。然后，布线1L1经接触孔(或者第1接触孔)C、SC与杂质区FN30、FP10、FN10和栅极布线PL12相接。这时，布线1L1借助于共用接触孔(或者第1共用接触孔)SC同时与栅极布线PL12和杂质区FN10相接(参照图8)。另外，杂质区FN30、FP10、FN10相当于第1驱动晶体管11DN、第1负载晶体管11LP和第1存取晶体管11AN中与第1倒相器11的输出端子11b连接的主端子(参照图1)。
同样，布线(或者第2布线)1L2从平面视图看在第1方向D1上从杂质区FN31上延伸至杂质区FP11上，然后在第2方向D2上从杂质区FP11上向栅极布线PL11A侧延伸，在到达栅极布线PL11A之前又向第1方向D1延伸，到达在栅极布线PL11和杂质区FN11上的共用接触孔SC。然后，布线1L2经接触孔(或者第2接触孔)C、SC与杂质区FN31、FP11、FN11和栅极布线PL11相接。这时，布线1L2借助于共用接触孔(或者第2共用接触孔)SC同时与栅极布线PL11和杂质区FN11相接(参照图8)。另外，杂质区FN31、FP11、FN11相当于第2驱动晶体管12DN、第2负载晶体管12LP和第2存取晶体管12AN中与第2倒相器12的输出端子12b连接的主端子(参照图1)。
借助于这样的共用接触孔SC可以将存储单元10做小。
接着，参照图4和图5可知，在覆盖第1层布线1G、1W、1D、1B1、1B2、1L1、1L2的上述层间绝缘膜(未图示)上配置例如由铝构成的第2层布线2G、2W、2D、2B1、2B2。然后，以覆盖住这些布线2G、2W、2D、2B1、2B2的方式配置层间绝缘膜(未图示)，在该层间绝缘膜中形成通路孔2T。
详细地说，布线2G从平面视图看在各阱W2P、W3P上分别沿第2方向D2延伸，各布线2G分别经通路孔1T与在正下方的布线1G相接。同样地，布线2W从平面视图看在各阱W2P、W3P上分别沿第2方向D2延伸，各布线2W分别经通路孔1T与在正下方的布线1W相接。在各布线2W上设置通路孔2T，该通路孔2T沿第1方向D1排列。另外，布线2D从平面视图看在第1阱W1P上沿第2方向D2延伸，该布线2D经通路孔1T与2条布线1D相接。
布线2B1、2B2从平面视图看在阱W5N、W4N上分别沿第2方向D2延伸，并分别经通路孔1T与正下方的布线1B1、1B2相接。
然后，参照图5和图6可知，在覆盖第2层布线2G、2W、2D、2B1、2B2的上述层间绝缘膜(未图示)上，例如由铝构成的第3层布线3W沿第1方向D1延伸。布线3W从平面视图看在2个通路孔2T上通过，经各通路孔2T与正下方的两条布线2W相接。
另外，也可以用2个以上的接触孔C，将例如杂质区FN32和布线1G连接，对通路孔1T、2T也是一样。
在这种结构的半导体存储器1中，布线2B1、2B2分别对应于第1和第2位线BL1、BL2，布线3W对应于字线WL。另外，布线2G与接地电位GND连接，布线2D与电源电位VDD连接。
如已说明的那样，倒相器11、12的输出端子11b、12b相当于存储单元10的所谓存储节点。这里，所谓存储节点11b、12b是与上述输出端子11b、12b等电位的部分，以及以低阻抗与该等电位部分连接的、与输出端子11b、12b大致等电位的部分。
具体而言，在半导体存储器1中，存储节点11b包括布线1L1，杂质区FN30、FP10、FN10(相当于在晶体管11DN、11LP、11AN中与输出端子11b连接的主端子)，以及栅极布线PL12。同样，存储节点12b包括布线1L2，杂质区FN31、FP11、FN11(相当于在晶体管12DN、12LP、12AN中与输出端子12b连接的主端子)，以及栅极布线PL11。
按照半导体存储器1可以得到如下的效果。首先，由于在第1阱W1P中形成第1和第2存取晶体管11AN、12AN这两个晶体管，所以第1和第2存取晶体管11AN、12AN的杂质区FN10、FN11(构成存储节点11b、12b)都在单一的阱W1P内形成。因此，借助于共模噪声效应，可以提高抗软错误性。换言之，可以使入射到杂质区FN10、FN11之一中的α射线等的影响分散到2个晶体管11AN、12AN中，由此，可以减小各晶体管11AN、12AN所受的影响。
但是，由于构成存储节点11b的杂质区FN30、FP10、FN10分散在相互电隔离的阱W2P、W4N、W1P中形成，所以无论α射线入射到杂质区FN30、FP10、FN10的哪一个中，该α射线都不在杂质区FN30、FP10、FN10剩下的部分中产生缺陷。
但是，在现有的半导体存储器1R(参照图16和图18)中，驱动晶体管11DNR和存取晶体管11ANR在单一的阱WP1R中形成，驱动晶体管12DNR和存取晶体管12ANR在单一的阱WP2R中形成，因而如已说明的那样，构成这些晶体管的N+型杂质区FN10R、FN11R与软错误的发生关系很大。
与此相对照，在半导体存储器1中，驱动晶体管11DN和存取晶体管11AN在相互不连接(而且隔着阱W4N)的独立的阱W2P、W1P中形成。这时，按照半导体存储器1，可理解为现有半导体存储器的N+型杂质区FN10R被分成了在独立的阱W2P、W1P中形成了的N+型杂质区FN30、FN10。这样，由于现有的半导体存储器1R中的与软错误的发生有很大关系的部分在半导体存储器1中被分割开了，所以存储节点11b对入射的α射线等的灵敏度可以比现有的半导体存储器1R低。这一点对存储节点12b也是一样的。总之，可以提高抗软错误性。
这里，鉴于上述的共模噪声效应，如图9所示，借助于阱被第1方向D1上邻接的存储单元10、9共有，能够更加提高抗软错误性。另外，这里为了进行说明，对相邻存储单元的符号使用了“9”，不过该存储单元9的结构与已说明的存储单元10的相同。
具体地说，在图9所示的结构中，相邻的存储单元9在存储单元10的第2阱W2P侧被形成，在存储单元10的第2阱W2P中形成该存储单元10的第1驱动晶体管11DN，同时还形成相邻的存储单元9的第2驱动晶体管12DN。即存储单元10的第2阱W2P兼作相邻的存储单元9的第3阱W3P。
同样，也可以将存储单元10的第3阱W3P构成为使其兼作在该第3阱W3P侧邻接的相邻存储单元9的第2阱W2P。
另外，在存储单元10与相邻的存储单元9相互线对称地布局时，可以以使其兼作相邻存储单元9的第2阱W2P的方式构成存储单元10的第2阱W2P，或者也可以以在两存储单元10、9中兼作第3阱W3P的方式来构成。
另外，如已说明的那样(参照图3)，晶体管11DN、11LP、11AN的栅极G沿第1方向D1排列，还有，晶体管12DN、12LP、12AN的栅极G沿第1方向D1排列。另外，2个负载晶体管11LP、12LP的栅极G不在第1方向D1上排列。即，晶体管11DN、11LP、11AN、12DN、12LP、12AN的栅极G排成2列。因此，按照半导体存储器1，高速工作和低功耗是可能的。其理由如下。
例如所有晶体管11DN、11LP、11AN、12DN、12LP、12AN的栅极G皆在第1方向D1排列时，必须使栅极布线PL11、PL12、PL11A、PL12A曲折行进，因此，增大了存储单元10在第1方向D1的尺寸。反之，例如当不是所有栅极G沿第1方向D1排列时，存储单元10在第2方向D2的尺寸则增大。亦即，按照半导体存储器1，能够在抑制存储单元10在第1方向D1的尺寸增大的同时，还抑制它在第2方向D2的尺寸增大。由此，能够同时减小在第1方向D1延伸的字线WL和在第2方向D2延伸的位线BL1、BL2双方的布线电容。其结果是，高速工作和低功耗成为可能。
另外，半导体存储器1与现有的半导体存储器1R相比，可以不增加制造步骤进行制造。
(实施例2)
图10中示出了说明实施例2的半导体存储器2的电路图。将图10与图1进行比较后可知，半导体存储器2具有以驱动晶体管21DN、22DN代替已述的半导体存储器1中的驱动晶体管11DN、22DN的结构。另外，其他结构由于在半导体存储器1、2中相同，所以对相同的要素使用已述的符号。
详细地说，在半导体存储器2的存储单元20中，第1驱动晶体管21DN由2个N型MOSFET 21DN1、21DN2构成，这2个MOSFET 21DN1、21DN2的源极彼此之间、漏极彼此之间连接，即它们并联连接。该第1驱动晶体管21DN与第1负载晶体管11LP一起构成存储单元20的第1倒相器21。另外，上述2个MOSFET 21DN1、21DN2的两栅极与第1负载晶体管11LP的栅极连接。
同样，存储单元20的第2驱动晶体管22DN由并联连接的2个N型MOSFET 22DN1、22DN2构成，该第2驱动晶体管22DN与第2负载晶体管12LP一起构成存储单元20的第2倒相器22。
下面参照图11～图15的布局图(平面图)对半导体存储器2的具体结构进行说明。还有，在图12～图15中，从图11中抽出半导体存储器2的一部分进行了图示。
如图11～图15所示，在半导体存储器2中，与已述的半导体存储器1一样，在半导体衬底5的主面5S内形成5个阱W2P、W4N、W1P、W5N、W3P，它们依序沿第1方向D1排列。
还有，如图12所示，与已述的半导体存储器1一样，在P型第1阱W1P中形成N型第1和第2存取晶体管11AN、12AN这两个晶体管。另外，在P型第2阱W2P中形成构成第1驱动晶体管21DN的2个N型MOSFET 21DN1、21DN2，同样，在P型第3阱W3P中形成构成第2驱动晶体管22DN的2个N型MOSFET 22DN1、22DN2。另外，与已述的半导体存储器1一样，在N型第4和第5阱W4N、W5N中分别形成P型第1和第2负载晶体管11LP、12LP。
详细地说，在P型第1阱W1P内，第1存取晶体管11AN的2个杂质区FN10、FN20隔着该晶体管11AN的沟道区CH沿第2方向D2排列形成，同样地，第2存取晶体管12AN的2个杂质区FN11、FN21隔着该晶体管12AN的沟道区CH沿第2方向D2排列形成。这时，在半导体存储器2中，这4个杂质区FN10、FN20、FN11、FN21不以沿第1方向D1排列的方式进行配置。另外，在半导体存储器2中，第1存取晶体管11AN的杂质区FN10、FN20与第2存取晶体管12AN的杂质区FN11、FN21相比，配置在第4阱W4N一侧。
在P型第2阱W2P的主面5S内形成沿第2方向D2排列的3个杂质区FN321、FN30、FN322。再具体些说，杂质区FN321、FN30隔着MOSFET 21DN1的沟道区CH配置，杂质区FN30、FN322隔着MOSFET21DN2的沟道区CH配置。这时，杂质区FN30为2个MOSFET 21DN1、21DN2所共有。
同样地，在P型第3阱W3P的主面5S内3个杂质区FN331、FN31、FN332沿第2方向D2排列形成。再具体些说，杂质区FN331、FN31隔着MOSFET 22DN1的沟道区CH配置，杂质区FN31、FN332隔着MOSFET22DN2的沟道区CH配置。这时，杂质区FN31为2个MOSFET 22DN1、22DN2所共有。
另外，在N型第4阱W4N内，第1负载晶体管11LP的2个杂质区FP10、FP12隔着该晶体管11LP的沟道区CH沿第2方向D2排列形成，同样地，在N型第5阱W5N内，第2负载晶体管12LP的2个杂质区FP11、FP13隔着该晶体管12LP的沟道区CH沿第2方向D2排列形成。
这时，以第1驱动晶体管21DN的MOSFET 21DN1、第1负载晶体管11LP和第2存取晶体管12AN的沟道区CH沿第1方向D1排列的方式配置杂质区FN321、FN30、FP12、FP10、FN21、FN11。另外，以第2驱动晶体管22DN的MOSFET 22DN1、第2负载晶体管12LP和第1存取晶体管11AN的沟道区CH沿第1方向D1排列的方式配置杂质区FN331、FN31、FP13、FP11、FN20、FN10。
另外，杂质区FN321、FP12、FN21沿第1方向D1排列，同样地，杂质区FN331、FP13、FN20沿第1方向D1排列。还有，杂质区FN30、FP10、FN11沿第1方向D1排列，同样地，杂质区FN31、FP11、FN10沿第1方向D1排列。另外，杂质区FN322与2个杂质区FN10、FN20相向地形成，同样地，杂质区FN332与2个杂质区FN11、FN21相向地形成。
另外，如图12所示，栅极布线PL11以隔着栅氧化膜(未图示)与MOSFET 21DN1和第1负载晶体管11LP的两沟道区CH相向的方式沿第1方向D1延伸。另外，从平面视图看，栅极布线PL11还向阱W1P上延伸，接着沿第2方向D2向杂质区FN10延伸，进而又沿第1方向D1延伸，到达杂质区FN11附近。但是，在半导体存储器2中，栅极布线PL11不与杂质区FN11相接。在半导体存储器2中，栅极布线PL11从平面视图看在阱W2P、W4N之间的交界附近分岔，在杂质区FN30、FP10之间沿第2方向D2延伸，接着又沿第1方向D1延伸，隔着栅氧化膜(未图示)与MOSFET 21DN2的沟道区CH相向。借助于这样的栅极布线PL11，3个晶体管21DN1、21DN2、11LP的栅极G被连接在一起(参照图10)。
同样，栅极布线PL12以隔着栅氧化膜(未图示)与MOSFET 22DN1和第2负载晶体管12LP的两沟道区CH相向的方式沿第1方向D1延伸。另外，从平面视图看，栅极布线PL12还向阱W1P上延伸，接着沿第2方向D2向杂质区FN11延伸，进而又沿第1方向D1延伸，到达杂质区FN10附近。但是，在半导体存储器2中，栅极布线PL12不与杂质区FN10相接。在半导体存储器2中，栅极布线PL12从平面视图看在阱W3P、W5N之间的交界附近分岔，在杂质区FN31、FP11之间沿第2方向D2延伸，接着又沿第1方向D1延伸，隔着栅氧化膜(未图示)与MOSFET 22DN2的沟道区CH相向。借助于这样的栅极布线PL12，3个晶体管22DN1、22DN2、12LP的栅极G被连接在一起(参照图10)。
另外，栅极布线PL11A以隔着栅氧化膜(未图示)分别与存取晶体管11NA的沟道区CH相向的方式，从平面视图看在阱W1P、W4N上沿第1方向D1延伸。同样，栅极布线PL12A以隔着栅氧化膜(未图示)分别与存取晶体管12AN的沟道区CH相向的方式，从平面视图看在阱W1P、W5N上沿第1方向D1延伸。还有，栅极布线PL11A、PL12A从平面视图看在阱W4N、W5N上沿第2方向D2向杂质区FP10、FP11延伸。
这时，在半导体存储器2中，晶体管21DN1、11LP、12AN的栅极G沿第1方向D1排列，还有，晶体管22DN1、12LP、11AN的栅极G沿第1方向D1排列。但是，2个负载晶体管11LP、12LP的栅极G不沿第1方向D1排列。
以覆盖住杂质区FN321等和栅极布线PL11、PL12、PL11A、PL12A的方式在半导体衬底5的主面5S上配置层间绝缘膜7(参照图8)。在该层间绝缘膜7中形成接触孔C、GC，接触孔C设置在杂质区FN321、FN30、FN322、FP10、FP12、FN10、FN20、FN11、FN21、FP11、FP13、FN331、FN31、FN332上。另外，栅极接触孔GC从平面视图看设置在阱W1P上的栅极布线PL11、PL12上，各栅极接触孔GC从平面视图看分别设置在阱W4N、W5N上的栅极布线PL11A、PL12A上。
另外，在半导体存储器2中，杂质区FN321、FP12、FN21、FN332上的接触孔C沿第1方向D1排列，还有，杂质区FN30、FP10、FN11上的接触孔C和栅极布线PL11、PL12A上的栅极接触孔GC沿第1方向D1排列。同样，杂质区FN331、FP13、FN20、FN322上的接触孔C沿第1方向D1排列，还有，杂质区FN31、FP11、FN10上的接触孔C和栅极布线PL12、PL11A上的栅极接触孔GC沿第1方向D1排列。
然后，参照图12和图13可知，在层间绝缘膜7上配置第1层布线1G、1W、1D、1B1、1B2、1L1、1L2。接着，以覆盖住这些布线1G、1W、1D、1B1、1B2、1L1、1L2的方式配置层间绝缘膜(未图示)。在该层间绝缘膜中形成通路孔1T。
详细地说，从平面视图看在各杂质区FN321、FN322、FN331、FN332上分别配置布线1G，这4条布线1G分别经接触孔C与下方的杂质区FN321、FN322、FN331、FN332相接。另外，布线1G沿第1方向D1延伸。在各布线1G上在距第4和第5阱W4N、W5N远的一侧设置通路孔1T，在同一阱上配置的2个通路孔1T沿第2方向D2排列。
另外，与半导体存储器1相同，配置布线1W、1D、1B1、1B2。即，布线1W从平面视图看分别配置在栅极布线PL11A、PL12A上，经栅极接触孔GC分别与栅极布线PL11A、PL12A相接。另外，布线1D从平面视图看分别配置在杂质区FP12、FP13上，分别经接触孔C与杂质区FP12、FP13相接。另外，布线1B1、1B2从平面视图看分别配置在杂质区FN20、FN21上，经接触孔C分别与杂质区FN20、FN21相接。还有，布线1W、1D、1B1、1B2皆沿第1方向D1延伸。
另外，布线1W上的通路孔1T被设置在阱W2P与W4N的交界附近和阱W3P与W5N的交界附近，布线1D上的通路孔1T皆被设置在阱W1P上，布线1B1、1B2上的通路孔1T分别被设置在阱W4N、W5N上。
布线1L1、1L2连接的杂质区和栅极布线在半导体存储器1、2中相同。具体地说，布线1L1从平面视图看从杂质区FN30起沿第1方向D1延伸，通过杂质区FP10，到达阱W1P上。然后布线1L1在阱W1P上沿第2方向D2向栅极布线PL11A延伸，在栅极布线PL11A跟前再变为朝向第1方向D1，通过杂质区FN10，到达栅极布线PL12上的栅极接触孔GC上。该布线1L1经接触孔(或者第1接触孔)C、GC与杂质区FN30、FP10、FN10以及栅极布线PL12相接。
同样，布线1L2从平面视图看从杂质区FN31起沿第1方向D1延伸，通过杂质区FP11，到达阱W1P上。然后布线1L2在阱W1P上沿第2方向D2向栅极布线PL12A延伸，在栅极布线PL12A跟前再变为朝向第1方向D1，通过杂质区FN11，到达栅极布线PL11上的栅极接触孔GC上。该布线1L2经接触孔(或者第2接触孔)C、GC与杂质区FN31、FP11、FN11和栅极布线PL11相接。
另外，在如半导体存储器2这样的栅极布线PL11、PL12不与杂质区FN11、FN10相接的场合，不能应用共用接触结构(参照图3、图8)，杂质区FN11、FN10与栅极布线PL11、PL12之间的电接触借助于布线1L1、1L2是可能的。
接着，参照图13和图14可知，与半导体存储器1相同(参照图5)，在覆盖第1层布线1G、1W、1D、1B1、1B2、1L1、1L2的上述层间绝缘膜(未图示)上配置第2层布线2G、2W、2D、2B1、2B2。布线2G、2W、2D、2B1、2B2经通路孔1T分别与下方的布线1G、1W、1D、1B1、1B2相接。另外，在半导体存储器2中，在各布线2G的下方有2条布线1G，各布线2G与这2条布线1G皆相接。
然后，以覆盖这些布线2G、2W、2D、2B1、2B2的方式配置层间绝缘膜(未图示)，在该层间绝缘膜中，在布线2W上形成通路孔2T。
参照图14和图15可知，与已说明的半导体存储器1相同(参照图6)，在覆盖第2层布线2G、2W、2B1、2B2、2D的上述层间绝缘膜(未图示)上配置第3层布线3W，并使其经各通路孔2T与下方的各布线2W相接。
按照半导体存储器2，在得到与半导体存储器1相同的效果的同时，还可以得到如下的效果。
由于由并联连接的2个MOSFET 21DN1、21DN2构成第1驱动晶体管21DN，所以能够使第1驱动晶体管21DN的沟道宽度(对应于栅极宽度WG(参照图7))比第1存取晶体管11AN的大。这一点对第2驱动晶体管22DN也一样。这里，由(驱动晶体管的主电流(源-漏间电流))/(存取晶体管的主电流)给出的值是表示存储单元10的稳定性的一个指标，该值越大，存储单元10的稳定性越高。鉴于上述主电流与(沟道宽度)/(沟道长度)成正比，由(驱动晶体管的沟道宽度)/(存取晶体管的沟道宽度)给出的值越大，存储单元10的稳定性越高，因此，存储单元20可以比已述的存储单元10稳定地工作。
而且，由于2个MOSFET 21DN1、21DN2的杂质区FN321、FN30、FN332沿第2方向D2排列，所以能够抑制存储单元20在第1方向D1上的尺寸，即便含有2个MOSFET 21DN1、21DN2也能够实现小型化。这一点对于第2驱动晶体管22DN也一样。
这样，按照半导体存储器2，可以同时实现稳定性的提高和小型化。另外，由于因小型化而缩短了位线BL1、BL2和字线WL，换言之，由于能够减小位线BL1、BL2和字线WL的电容，所以能够实现高速工作和低功耗。
另外，也可以用3个以上并联连接的MOSFET构成第1和第2驱动晶体管21DN、22DN。
(变例)
另外，可以通过在半导体存储器1、2中使用高阻元件取代负载晶体管11LP、12LP，将倒相器11、12、21、22变形为所谓的高阻倒相器。
还有，各MOSFET的导电类型(N型、P型)也可以相互替换。
按照第1方面的发明，由于在第1阱中形成第1和第2存取晶体管这两个晶体管，所以构成第1和第2存取晶体管的主端子的杂质区都在第1阱内形成。因此，借助于共模噪声效应，能够提高抗软错误性。而且，由于第1和第2存取晶体管的杂质区都在第1阱内形成，而第1和第2驱动晶体管的杂质区分别在不与第1阱相接的第2和第3阱中形成，所以与存取晶体管和驱动晶体管在同一阱中形成的结构相比可以提高抗软错误性。
按照第2方面的发明，由于在为2个存储单元所共有的阱中形成2个驱动晶体管，所以借助于共模噪声效应，可以提高抗软错误性。
按照第3方面的发明，由于第1导电类型的阱与第2导电类型的阱交互配置，所以能可靠地实现各阱之间的电隔离。
按照第4方面的发明，由于用并联连接的多个MISFET构成驱动晶体管，所以能够使驱动晶体管的沟道宽度比存取晶体管的大，由此能够提高存储单元的稳定性。而且，由于上述多个MISFET的杂质区在与第1至第3阱的排列方向(确定的方向)正交的方向排列，所以能够抑制存储单元在上述排列方向上的尺寸，可以实现小型化。即，可以同时实现稳定性的提高和小型化。还有，由于能够借助于小型化缩短在存储单元上方延伸的布线，换言之，由于能够减小该布线的电容，所以能够实现高速工作和低功耗。
按照第5方面的发明，能够抑制在第1至第5阱的排列方向(确定的方向)上的尺寸的增大，同时还能够抑制在与上述排列方向正交的方向上的尺寸的增大。由此，可以同时减小在上述排列方向上延伸的布线以及在上述正交的方向上延伸的布线这两种布线的电容，其结果是能够实现高速工作和低功耗。
按照第6方面的发明，通过采用共用接触孔，可以减小存储单元。
按照第7方面的发明，可以提供不采用共用接触孔的结构的半导体存储器。