静电放电保护装置及其制造方法 【技术领域】
本发明有关于一种静电放电保护装置及其制造方法，特别有关于一种在高压静电放电保护电路区域内的井区中，提供多个用以降低崩溃电压的掺杂区的静电放电保护装置及其制造方法。
背景技术
对集成电路来说，静电放电(Electrostatic Discharge，ESD)会造成集成电路的损坏，使集成电路无法正常操作。目前在集成电路制造中，提出了许多解决静电放电问题的方法与装置。
在集成电路中，为了使静电放电现象发生，不会造成内部主要电路的受损，一般均会在内部电路及内部电路的输出入垫(pad)之间，制作一静电放电保护装置，以在静电放电现象发生时，可立即提供一适当的静电放电路径，避免静电直接进入内部电路而对内部电路造成损害。
图1显示了一传统具有静电放电保护装置的集成电路剖面图。
首先提供一硅基底10，在基底10上定义出界定出接受高压电源(约3V~6V)的输入/输出及静电放电保护装置区11，以及接受低压电源(约0.8V~1.5V)的内部电路元件区12。
接着，分别于输入/输出及静电放电保护装置区11及内部电路元件区12执行离子布植制程，而分别形成P型井区112及122。由于两区11及12所使用的电压大小不同，因此其掺杂浓度将视实际使用的电压而有不同。在输入/输出及静电放电保护装置区11及内部电路元件区12执行离子布植制程时，必需使用两片光罩，以分别于执行两个区域、不同杂质浓度的离子布植。
然后，在硅基底10表面，同步在输入/输出及静电放电保护装置区11及内部电路元件区12制作晶体管元件。晶体管元件是由栅极氧化层117、127、栅极层113、123、以栅极层为遮罩而植入井区112、122中所形成的源极区114、124、漏极区115、125、位于栅极113及123侧壁的分离子(spacer)116、126。
再者，沉积一全屏蔽掩膜的光阻层，并于输入/输出及静电放电保护装置区11上形成一开口，露出N型漏极掺杂区115部分表面。利用此光阻掩膜，将离子直接植入于N型漏极掺杂区115下方，形成一P型掺杂区119。
最后，除去光阻层，并于栅极层113、123及源/漏极掺杂区114、115及124、125表面形成金属硅化物118、128。
输入/输出及静电放电保护装置区11中形成的晶体管元件，栅极113和源极114接地，因此，在正常运作时S晶体管并不导通，而在发生静电放电时，则利用由源极N型掺杂区114(射极)、漏极N型掺杂区115(集极)及P型井区112(基极)所形成的内建NPN双载子晶体管(build-in parastic npn bipolar transistor)的导通，来保护内部电路元件区12。上述双载子晶体管的导通将使在输入/输出及静电放电保护装置区11中形成的晶体管元件因电压崩溃(breakdown)而进入跳回区(snapback region)，藉此传导大量的ESD电流。其中，P型掺杂区119的作用即在于帮助双载子晶体管的导通。
然而，上述形成ESD保护装置的制程中，为了形成P型掺杂区119，必须增加额外微影制程所造成的去光阻步骤，使栅极氧化层的整体性质变差(gate oxideintegrity，GOI)，使得制程成本提高，并增加制程地复杂度。
此外，图2显示了上述传统具有静电放电保护装置的集成电路的上视图。P型掺杂区119是“整块”地形成于漏极区115下方，虽然可帮助双载子晶体管的导通，但却会增大寄生电容的电容值，不利于静电放电的性能。
【发明内容】
为了解决上述问题，本发明提供一种静电放电保护装置及其制造方法，无须增加额外的光罩以及离子布植制程，同时亦具有较小的寄生电容值，使得制程成本降低，并提高静电放电的性能。
本发明的一目的在于提供一种静电放电保护装置的制造方法，包括以下步骤。提供一基底。在该基底中形成一井区。在该井区中形成一掺杂区。在该井区上方形成一栅极以及于该栅极两侧的该井区中形成一源极区及一与该掺杂区邻接的漏极区。
本发明的另一目的在于提供一种静电放电保护装置，包括一基底、一井区、一栅极、一掺杂区、源极区及漏极区。其中，井区形成于该基底中。掺杂区形成于该井区中。栅极、源极区及漏极区，分别形成于该井区上方及该井区中，该漏极区与该掺杂区邻接。
以下，就附图说明本发明的一种静电放电保护装置及其制造方法的实施例。
【附图说明】
图1显示了一传统具有静电放电保护装置的集成电路剖面图；
图2显示了一传统具有静电放电保护装置的集成电路上视图；
图3A-3E显示了本发明一实施例中静电放电保护装置的制造流程；
图4A～4D显示了本发明一实施例中静电放电保护装置的上视图。
【具体实施方式】
图3A3E显示本发明一实施例中静电放电保护装置的制造流程图。
首先，如图3A所示，提供硅一基底30。
接着，如图3B所示，以掺杂剂量约为1e12cm-3-6e13cm-2执行硼离子布植制程，形成P型井区312。
然后，如图3C所示，dP型井区312中以掺杂剂量约为1e12cm3-6e13cm-2执行硼离子布植制程，而形成多个掺杂区319。掺杂区319的形状及排列方式如图4A~4D所示，分别可以是一排成条状且与稍后将形成的栅极313平行的方向排列、两排成条状且与稍后将形成的栅极313平行的方向排列、一排成条状且与稍后将形成之的栅极313垂直的方向排列以及环绕排列。
接着，如图3D所示，制作晶体管元件。晶体管元件是由栅极氧化层317、栅极层313、源极区314、漏极区315、位于栅极313侧壁的分离子(spacer)316。其中，N型源/漏极掺杂区314、315的形成，是以栅极层313及323为遮罩，将磷或砷离子植入P型井区312。特别注意的是，N型漏极掺杂区315是形成于P型掺杂区319上而与之邻接。
最后，如图3E所示，在栅极层312及源/漏极掺杂区314、315表面形成金属硅化物318。
在上述实施例中，由于P型井区312中的掺杂区319的掺杂浓度为两次离子布植的结果，因此掺杂区319的掺杂浓度高于P型井区312，约为1e17cm-3-9e18cm-3。一般状况下，P型井区312的离子浓度约为1e16cm-3-5e18cm-3。
上述实施例与传统静电放电保护装置同样具有使N型漏极掺杂区315与P型掺杂区319之间PN接面的崩溃电压降低而提早放电、保护内部电路元件的功能。此外，由于P型掺杂区319不同于传统静电放电保护装置中以“整块”的方式形成，而是以“多块”的方式形成，使得P型掺杂区319的边长增加，可提高静电放电的性能表现，同时降低所产生的寄生电容值。
此外，由于掺杂区319的形成步骤，相较于传统静电放电保护装置的制程提前，减少了一次在栅极氧化层之后的电浆步骤，降低制程成本以及复杂度。
综合上述，本发明提供一种静电放电保护装置及其制造方法，无须增加额外的光罩以及离子布植制程，同时亦具有较小的寄生电容值，使得制程成本降低，并提高了静电放电的性能。
虽然本发明已以一较佳实施例揭示如上，然其并非用以限定本发明，任何熟悉本技术领域者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视后附的权利要求书所界定为准。