波浪状电容器及其制造方法 【技术领域】
本发明是有关于一种半导体元件，且特别是有关于一种波浪状电容器及其制造方法。
背景技术
电容器是一种在集成电路中不可或缺的构件。在设计与制造电容器的工艺中，必须要考虑到电容器的电容量与设置面积(合起来就是测量密度)。因而，需要经常提出较佳的电容器设计与工艺。
【发明内容】
本发明的目的是提供一种波浪状金属-绝缘体-金属电容器的制造方法。一个基板可以是底导体层(Base Conductive Layer)或覆盖有一层额外的沉积层。在同一个芯片(Die)中，电容器的形成工艺可以和其它构件的内连线形成工艺整合在一起。而且，所形成的电容器具有新的几何结构。
为达到上述目的，本发明提供一种波浪状电容器的制造方法，该波浪状电容器设置于一底导体层上，该底导体层设置于一芯片的一底绝缘层上，该方法包括下列步骤：
图案化该底导体层以至少形成两个相邻沟渠；
形成一复层结构，该复层结构共形于该些沟渠且从相邻结构隔离，该复层结构至少包括一第一电极板层、设置于该第一电极板上的一绝缘层、以及设置于该绝缘层上的一第二电极板层，其中该第一电极板层地至少一部份与该底导体层电性连接；以及
于该芯片上形成复数内连线，该些内连线的至少其中之一连接该第二电极板层。
为达上述目的，本发明还提供一种波浪状电容器，该波浪状电容器形成于一底导体层上，该底导体层设置于一芯片的一底绝缘层上，该电容器包括：
一波浪状图案，该波浪状图案设置于该底导体层中，该波浪状图案在该底导体层中至少包括两个相邻沟渠；
一复层结构，该复层结构共形于该底导体层，该复层结构至少包括：
一第一电极板层，该第一电极层与该底导体层电性接触；
一绝缘层，该绝缘层设置于该第一电极板上；
一第二电极板层，该第二电极板层设置于该绝缘层上；以及
一内连线层，该内连线层设置于该复层结构上，且该内连线层至少包括一内连线连接该第二电极板层。
【附图说明】
图1为在具有多个元件的芯片上形成并覆盖一层绝缘层的工艺剖面图；
图2为在同一芯片上形成介层窗插塞与图案化光阻层的工艺剖面图；
图3为在同一芯片上形成三层以用于形成电容器的工艺剖面图；
图4为在同一芯片上形成一层绝缘层以隔离并覆盖电容器层的工艺剖面图；
图5为在同一芯片上适当的地方形成局部内连线金属层的工艺剖面图；
图6为在同一芯片上适当的地方形成局部内连线金属层并图案化上金属层的工艺剖面图；
图7为在图2所示的同一芯片上形成二层以用于形成电容器的工艺剖面图；
图8为在同一芯片上形成一层绝缘层以隔离并覆盖电容器层的工艺剖面图；
图9为在同一芯片上适当的地方形成局部内连线金属层的工艺剖面图；以及
图10为在同一芯片上适当的地方形成局部内连线金属层并图案化上金属层的工艺剖面图。
101、102：区域
104：元件
105、322、431、722、831：绝缘层
106、216、326、436、546、726、836、946：图案层
107：非等向性蚀刻工艺
211、541、941：阻障层
210、542、942：介层窗插塞
212：底导体层(金属层)
321、323、723：电极板层
424、824：复层结构
543、943：导体层(金属层)
712a、712b、712c：指状物
【具体实施方式】
以下请参照所附图式，详细说明本发明的内容。本发明的较佳实施例并不是用以限定本发明的范围。任何本领域技术人员可根据下述内容做各种变化。
图1为在具有多个元件的芯片上形成并覆盖一层绝缘层的工艺剖面图。基础层(Foundation Level)可分为多个区域101、102。在一些实例中，第一区域101是作为形成金属-绝缘体-金属元件的区域，而第二区域102则是作为形成外围元件的区域。基础层可以是芯片的基底或是元件上的某一层。基础层也可以是单一区域，以取代多个区域。多个元件104形成于基础层上。而且绝缘层105覆盖住这些元件104。此绝缘层105即所谓的内层介电层(Inter-layer Dielectric)。在进行其它工艺步骤之前，也可以预先以化学机械研磨(Chemical MechanismPolishing，CMP)工艺平坦化绝缘层105。为了图案化绝缘层105，而在绝缘层105上形成例如是由单层光阻或多层光阻组成的图案层106。就图案层106而言，可以利用显影、直接描绘或其它工艺处理光阻层而得到之。然后，进行例如是等离子或反应性离子蚀刻(Reactive Ion Etch)的非等向性蚀刻工艺107。此蚀刻工艺可以使图案层106的曝光图案转移至绝缘层105。
图2为在同一芯片上形成介层窗插塞、底导体层与图案化光阻层的工艺剖面图。经过在图1所示非等向性蚀刻工艺107后，绝缘层105内会形成多个介层窗开口。这些介层窗开口可以利用一个步骤或多个步骤以填满之。在图2中，例如是先于介层窗开口中形成一层阻障层211，然后在阻障层211上形成介层窗插塞210，并在介层窗插塞210与阻障层上形成一层底导体层或金属层212。当介层窗插塞210与金属层212的材质例如是钨、钛、铜与铝时，则较适合的阻障层211材质例如是氮化钛与钛。选择适当的阻障层或接口层(InterfaceLayer)可以很容易的控制介层窗插塞与底导体层的迁移力及/或附着力。在许多应用实例中，对于形成高密度电容器而言，可以使用钨作为底导体层。由于钨具有较铝及铜高的电阻，因此钨通常被限制使用于局部内连线，而无法应用于长的内连线。此外，介层窗插塞、金属层与导体层的材质可以是任何一种导体材料，而没有特别限定为金属。之后，在介层窗插塞与底导体层上形成另一层图案层并进行非等向性蚀刻工艺。
图3为在同一芯片上形成三层以用于形成电容器的工艺剖面图。如图3所示，在经过图2的非等向性蚀刻工艺后会于底导体层中形成多个沟渠。这些沟渠切断所有穿过底导体层与阻障层的通路(但不是必要的)。在一实施例中，这些沟渠至少充分的切断底导体层。在形成第一电极板层321的区域中，沟渠并不需要完全切断所有穿过底导体层与阻障层的通路，这是因为第一电极板层321是完全形成于底导体层212、阻障层211或绝缘层105上。而且上述沟渠至少填入三层。首先，形成第一电极板层321，此第一电极板层321至少部分位于介层窗插塞210或底导体层212上方。第一电极板层321共形于多个沟渠的弯曲或波浪状的轮廓。弯曲或波浪状的轮廓可以如图3所示例如是呈矩形，或者是其它例如是沿着沟渠边缘形成间隙壁、使边缘倾斜或经过其它工艺所形成的轮廓。第一电极板层321的形成方法例如是金属溅镀法。第一电极板层321的材质例如是氮化钛或者是任何金属。当然，第一电极板层321的形成方法也可以使用其它技术，例如是化学气相沉积法(Chemical Vapor Deposition，CVD)或物理气相沉积法(Physical Vapor Deposition，PVD)等。虽然沉积工艺的维度并不受限于微影工艺，但是第一电极板层321的厚度必须小于一个或数个用于形成沟渠的微影、直接描绘或其它工艺的最小特征尺寸(FeatureSize)。然后，在第一电极板层321上形成一层或一层以上共形于复数沟渠的轮廓的绝缘层322。形成此无导电性的绝缘层322的方法例如是化学气相沉积法。此绝缘层322的厚度也必须小于沟渠的最小特征尺寸。然后，在绝缘层322上形成一第二电极板层323。此第二电极板层323例如是共形于绝缘层322的轮廓，或者也可以填满绝缘层322的轮廓。第二电极板层323的形成方法例如是金属溅镀法，其材质可以使用和第一电极板层321的材质相同的金属材料、不同的金属材料或任何导体材料。第二电极板层323的形成方法也可以例如是溅镀法、化学气相沉积法或其它沉积工艺。此第二电极板层323的厚度也必须小于沟渠的最小特征尺寸。第一电极板层321、绝缘层322与第二电极板层323的总厚度必须小于沟渠的最小特征尺寸或小于沟渠的最小特征尺寸的一半。第一电极板层321、绝缘层322与第二电极板层323在沟渠的垂直壁的厚度会小于在沟渠底部或沟渠之间的区域的厚度。除了此三层之外，还可以加入其它层以形成一个三重电极板电容器(Triple Plate Capacitor)。如美国专利第6153463号案所示的“三重电极板电容器及其制造方法”，中间层可作为相对于其上方与下方的电极板层。在一个三重电极板电容器中更包括一层第二绝缘层以及一层第三电极板层。第一电极板层与第三电极板层可以形成彼此分离的电容器或者两者彼此接触而形成单一个电容器。五层结构的三重电极板电容器的总厚度也必须小于沟渠的最小特征尺寸或小于沟渠的最小特征尺寸的一半。
图3更绘示了一层图案层326与非等向性蚀刻工艺。图案层326覆盖于欲形成包括复数沟渠的隔离电容器上方。第一电极板层的表面积会由沟渠的高宽比决定而为电容器占据芯片的表面积的两倍大。而且，根据电容器中所设置沟渠的数目以及芯片的表面积可以改变适当的电容量。对于三重电极板电容器而言，实际上第二电极板层(两侧都计算)的表面积会由沟渠的高宽比决定而为电容器占据芯片的表面积的三至四倍大。
图4为在同一芯片上形成一层绝缘层以隔离及覆盖电容器的工艺剖面图。如图4所示，以非等向性蚀刻隔离复层结构424。在蚀刻步骤之后，形成一层绝缘层431并使其平坦化。此绝缘层431作为内金属层间介电层。然后，形成另一层图案层436以定义出与形成于复层结构424之前的底导电层212接触的介层窗开口。
图5为在同一芯片上准备在适当的地方形成内连线金属层的工艺剖面图。在一些实施例中，内连线层例如是局部内连线层。局部内连线的材质较佳为钨。此内连线层不仅仅是用于连接电容器，还可以连接其它形成于芯片上的元件。在图4所示的非等向性蚀刻工艺后，可于绝缘层431中形成介层窗开口，然后于介层窗开口上形成一层阻障层541，并于介层窗开口内形成介层窗插塞542。接着，更于阻障层541与介层窗插塞542上形成一层导体层或金属层543。之后，于金属层上形成图案层546以定义出内连线。阻障层、介层窗插塞及导体层的材质与形成工艺和图2所示的材质与工艺相似。
图6为在同一芯片上适当的地方形成局部内连线金属层并图案化上金属层以定义内连线的工艺剖面图。利用图5所示的非等向蚀刻工艺图案化上金属层543，使其与介层窗插塞542连接。
依照本发明上述实施例可以于底导体层上形成一波浪状电容器，且上述底导体层系设置于芯片的底绝缘层上。然后，图案化底导体层以形成至少两个相邻的沟渠。在代表的实施例中至少形成三个相邻的沟渠。这些沟渠的深度实质上与底导体层的厚度相等，并且切断底导体层。之后，形成共形于上述沟渠的复层结构。此复层结构从相邻的结构隔离，而作为一个电容器。此复层结构包括第一电极板层、位于第一电极板层上的绝缘层以及位于绝缘层上的第二电极板层。当然也可以在复层结构中插入其它层。由于第一电极板层的一部份至少需电性连接底导体层，因此可以形成导体插塞直接或非直接的连接底导体层与第一电极板层的一部分。在本实施例中，复层结构沿着沟渠侧壁的厚度需小于沟渠一半宽度，特别是复层结构的厚度需小于用于形成沟渠的微影或直接描绘工艺的最小特征尺寸。特别是当沟渠等于或接近最小微影特征尺寸时，复层结构的厚度甚至必须小于工艺的最小特征尺寸的一半。这些维度可以应用在至少三层及五层的复层结构中。第一电极板层与第二电极板层的材质为以溅镀法形成的金属，其例如是氮化钛。绝缘层则是以气相沉积法形成的。三个相邻的沟渠从剖面来看具有接近矩形的波浪状轮廓。复层结构的形成使得矩形基底上的波浪状轮廓变平滑。这些波浪状电容器的形成工艺还包括其它辅助工艺。介层窗插塞与内连线直接形成于复层结构的上方及下方以连接复层结构。连接复层结构的介层窗插塞与内连线可以贯穿芯片上的一层或复数层以连接其它元件，而并不是只有连接电容器。以上述工艺形成的电容器具有波浪状轮廓并形成于底导体层上，而底导体层则形成于具有底绝缘层的芯片上。在底导体层上的具有波浪状图案的电容器至少包括两个相邻沟渠。在代表的实施例中波浪状图案至少包括三个相邻的沟渠。之后，于底导电层上形成共形的复层结构。此复层结构至少包括与底导体层电性连接或电性接触的第一电极板层、形成于第一电极板层上的绝缘层与形成于绝缘层上的第二电极板层。当然也可以更包括于复层结构上形成一内连线层，此内连线层至少包括一个内连线连接第二电极板。在一些实施例中，复层结构可以包括额外的绝缘层与电极板层，而形成三重电极板电容器。复层结构沿着沟渠侧壁的厚度需小于用于形成沟渠的微影或直接描绘工艺的最小微影特征尺寸。当沟渠等于或接近形成沟渠的最小微影特征尺寸时，复层结构沿着沟渠侧壁的厚度甚至必须小于工艺的最小特征尺寸的一半。内连线层除了连接电容器之外还可以连接芯片上其它元件。
图7为对应图3的波浪状电容器之另一实施例之工艺剖面图。在此实施例中，基础层、内连线与沟渠之形成工艺如图1与图2所示。本实施例以底导体层作为电极板而取代形成于指状物712a、712b、712c上的三层或五层的复层结构，以简化需要完成电容器的层数。
图7为形成二层以用于形成电容器的工艺剖面图。在图7中所示的沟渠经由图2所示的非等向性蚀刻工艺而形成之。底导电层或阻障层作为第一电容器电极板。指状物712a、712b、712c通过部分底导体层(未图标于剖面图中)或部分阻障层而彼此相连接以形成一单一电极板。在指状物712a、712b、712c之间的沟渠中至少填入二层。第一电极板层包括电性连接介层窗插塞210的底导体层212。如果沟渠并没有完全穿过底导体层，第一电极板层321共形于多个沟渠的弯曲或波浪状的轮廓；或者如果沟渠被完全蚀穿而形成底导体层的指状物，则第一电极板层321与位于第一电极板层321下面的一层可视为一体而具有波浪状的轮廓。弯曲或波浪状的轮廓可以例如是呈矩形，或者是其它例如是沿着沟渠边缘形成间隙壁、使边缘倾斜或经过其它工艺所形成的轮廓。底导体层的形成方法例如是金属溅镀法。然后，在底导体层212上形成一层或一层以上共形于复数沟渠的弯曲或波浪状轮廓的绝缘层722。形成此无导电性的绝缘层722的方法例如是化学气相沉积法。虽然沉积工艺的维度并不受限于微影工艺或直接描绘工艺，但是绝缘层722的厚度必须小于沟渠的最小特征尺寸。然后，在绝缘层722上形成一第二电极板层723。此第二电极板层723例如是共形于绝缘层722的轮廓，或者也可以填满绝缘层722的轮廓。第二电极板层723的形成方法例如是金属溅镀法。第二电极板层723的材质例如是氮化钛或者是任何金属。第二电极板层723的形成方法也可以例如是化学气相沉积法或物理气相沉积法。虽然沉积工艺的维度并不受限于微影工艺，但是第二电极板层723的厚度必须小于沟渠的最小微影特征尺寸。绝缘层722与第二电极板层723的总厚度必须小于沟渠的最小特征尺寸或小于沟渠的最小特征尺寸的一半。绝缘层722与第二电极板层723在沟渠的垂直壁的厚度会小于在沟渠底部或沟渠之间的区域的厚度。此外，还可以加入其它层以形成一个三重电极板电容器。图7更绘示了一层图案层726与非等向性蚀刻工艺。图案层726覆盖于欲形成包括三个沟渠的隔离电容器上方。第一电极板层的表面积会由沟渠的高宽比决定，而为电容器占据芯片的表面积的两倍大。对于三重电极板电容器而言，有效表面积会为电容器占据芯片的表面积的四倍大。根据电容器所设置沟渠的数目以及芯片的表面积可以改变适当的电容量。
图8为在同一芯片上形成一层绝缘层以隔离及覆盖电容器的工艺剖面图。如图8所示，以非等向性蚀刻工艺隔离出复层结构824。在蚀刻步骤之后，于芯片上形成一层绝缘层831并使其平坦化。此绝缘层831作为内金属层间介电层。然后，于绝缘层831上形成另一层图案层836，此图案层836用以定义出与形成于复层结构824之前的底导电层212接触的介层窗开口。
图9为在同一芯片上准备在适当的地方形成内连线金属层的工艺剖面图。在一些实施例中，内连线层例如是局部内连线层。局部内连线的材质较佳为钨。此内连线层不仅仅是用于连接电容器，还可以连接其它形成于芯片上的元件。在图8所示的非等向性蚀刻工艺后，可于绝缘层中形成介层窗开口。然后，于介层窗开口上形成一层阻障层941，并于介层窗开口内形成介层窗插塞942。接着，更于阻障层941与介层窗插塞942上形成一层导体层或金属层943。之后，于金属层上形成图案层946以定义出内连线。阻障层、介层窗插塞及导体层的材质与形成工艺和图2所示的材质与工艺相似。
图10为在同一芯片上适当的地方形成局部内连线金属层并图案化上金属层以定义内连线的工艺剖面图。以图9的非等向蚀刻工艺图案化上金属层943使其与介层窗插塞942连接。
依照本发明上述实施例可以于底导体层上形成一波浪状电容器，且上述底导体层设置于芯片的底绝缘层上。然后，图案化底导体层以形成至少两个相邻的沟渠，且沟渠的一侧彼此电性连接。在代表的实施例中至少形成三个相邻的沟渠。这些沟渠的深度实质上与底导体层的厚度相等，并且切断底导体层。之后，于芯片上形成共形于上述沟渠的复层结构。此复层结构从彼此相邻的结构隔离，而作为一个电容器。此复层结构包括底导体层、位于底导体层上的绝缘层、以及位于绝缘层上的第二电极板层。当然也可以在第二电极板层上中插入或增加其它层以形成三重电极板电容器。在本实施例中，复层结构沿着沟渠侧壁的厚度需小于沟渠一半宽度，特别是复层结构的厚度需小于用于形成沟渠的微影工艺的最小特征尺寸。当沟渠等于或接近最小微影特征尺寸时，复层结构的厚度甚至必须小于微影工艺的最小微影特征尺寸的一半。第二电极板的材质为以溅镀法形成的金属，其例如是氮化钛。绝缘层则是以气相沉积法形成的。三个相邻的沟渠从剖面来看具有接近矩形的波浪状轮廓。复层结构的形成使得矩形基底上的波浪状轮廓变平滑。这些波浪状电容器的形成工艺更包括其它辅助工艺。介层窗插塞与内连线系直接形成于复层结构的上方及下方以连接复层结构。连接复层结构的介层窗插塞与内连线可以贯穿芯片上的一层或复层以连接其它元件，而并不是只有连接电容器。
以上述工艺形成的电容器具有波浪状轮廓并形成于底导体层上，而底导体层则形成于具有底绝缘层的芯片上。在底导体层上的具有波浪状图案的电容器至少包括两个相邻沟渠。在代表的实施例中，波浪状图案至少包括三个沟渠。复层结构则共形于底导体层。此复层结构至少包括形成于底导体层上的绝缘层、形成于绝缘层上的第二电极板层、以及其它绝缘层与电极板层。当然也可以更包括于复层结构上形成一内连线层，此内连线层至少包括一个内连线连接第二电极板。元件的复层结构沿着沟渠的侧壁的厚度需小于用于形成沟渠的微影或直接描绘工艺的最小微影特征尺寸。当沟渠等于或接近形成沟渠的最小微影特征尺寸时，复层结构沿着沟渠侧壁的厚度甚至必须小于工艺的最小特征尺寸的一半。内连线层除了连接电容器之外还可以连接芯片上其它元件。