混合模式制程 【技术领域】
本发明涉及集成电路制程，尤指一种集成电路的混合模式制程(mixedmode process)。
背景技术
金属氧化半导体(metal-oxide semiconductor，MOS)晶体管是一种最常被应用于集成电路(integrated circuits)中的电子元件。MOS晶体管是由栅极(gate)、源极(source)以及漏极(drain)等三种不同电极所构成的四接点元件，其主要是利用MOS晶体管的栅极在不同的栅极电压下所形成的通道效应(channel effect)来做为一种源极与漏极间的数字式(digitalized)固态开关，以搭配其他元件应用在各种逻辑与存储器的集成电路产品上。
请参考图1，图1为习知一MOS晶体管12的示意图。如图1所示，MOS晶体管12形成于一基底10上，其包含一形成于一栅极氧化层14上方的栅极16，一形成于栅极16周围侧壁的侧壁子18，以及二形成于栅极16相对两侧的基底10中的掺杂区，分别用来当作MOS晶体管12的源极20与漏极22。在一般半导体制程中，通常会通过进行一自行对准金属硅化物(self-alignedsilicide，salicide)制程，以于源极20与漏极22表面分别形成一金属硅化物(silicide)层26。此外，在某些制程考量下，为了避免栅极16的顶部于该自行对准金属硅化物制程中亦形成一金属硅化物层，在进行该自行对准金属硅化物制程之前，则会先形成一由二氧化硅所构成的盖层(cap layer)24，覆盖于栅极16之上。
除了MOS晶体管之外，电容(capacitor)亦为一种经常被应用于集成电路中的电子元件。电容元件的设计原理是于半导体晶片上设置两电极层作为一上电极板(top electrode plate)及一下电极板(bottom electrodeplate)，并在上、下电极板之间设置一电容介电层(dielectric layer)，用来隔绝该两电极层至一预定距离。当上、下电极板上被施予电压时，就会有电荷储存于两电极板之间。两电极层表面积地大小与隔绝层的介电常数值会影响电容元件所储存的电荷数，进而影响电容值，而两电极层与隔绝层的材质会影响电容元件的电容性质。
请参考图2，图2为习知一电容元件28的示意图。如图2所示，电容元件28形成于一硅基底30上，而硅基底30表面另包含有一场氧化层32。电容元件28包含有一设于场氧化层32表面上的一预定区域内的第一多晶硅层34、一设于第一多晶硅层34表面上的介电层36以及一设于介电层36表面的一预定区域内的第二多晶硅层38。其中第一多晶硅层34与第二多晶硅层38用来作为电容元件28之上、下电极板，而介电层36则作为电容元件28的电容介电层。
然而随着科技日益精进，制程线宽得以逐渐缩小，为提升制程效率，业界无不竞相研究在不影响元件效能(performance)的前提下，而将习知的MOS晶体管12与电容元件28以最少的步骤制作于最小面积的晶片上的方法。因此如何发展出一种新的集成电路制程以达成上述要求，已成为一刻不容缓的重要课题。
【发明内容】
因此本发明的主要目的在于提供一种集成电路的混合模式制程(mixedmode process)，以在高积集度的集成电路的半导体产品制程中，提升制程效率。
在本发明的最佳实施例中，一半导体基底表面至少包含有一导线区域、一金属氧化半导体(metal-oxide-semiconductor，MOS)晶体管区域以及一电容区域，而该导线区域以及该电容区域的该半导体基底表面均另形成有一场氧化层(field oxide layer)。首先于该半导体基底表面依序形成一栅极氧化层、一第一多晶硅层、一多晶金属硅化物(polycide)层以及一第一多晶硅间氧化(inter-polysilicon oxide，IPO)层，接着进行一第一微影暨蚀刻制程(PEP)，去除部分的该第一多晶硅间氧化层、该多晶金属硅化物层以及该第一多晶硅层，以同时于该MOS晶体管区域与该电容区域上分别形成一第一堆叠结构以及一第二堆叠结构。之后于该半导体基底表面依序形成一第二多晶硅间氧化层以及一第二多晶硅层，以覆盖于该第一堆叠结构以及该第二堆叠结构之上，再进行一第二微影暨蚀刻制程，去除部分的该第二多晶硅层，以于该导线区域表面以及该第二堆叠结构顶部分别形成一导线以及一电容上电极。接着于该半导体基底表面形成一覆盖该导线、该第一堆叠结构、该电容上电极以及该第二堆叠结构的介电层，并蚀刻部分的该介电层以及该第二多晶硅间氧化层，以于该导线、该第一堆叠结构、该电容上电极以及该第二堆叠结构的周围侧壁各形成一侧壁子(spacer)。最后进行一自行对准金属硅化物(self-aligned silicide，salicide)制程，以于该导线顶部表面、该电容上电极顶部表面以及该MOS晶体管区域中的该硅基底表面分别形成一金属硅化物(silicide)层。
由于本发明的制作方法可以在不影响元件效能(performance)的前提下，将该导线、该MOS晶体管与该电容结构以最少的步骤制作于该硅基底表面，故可以达到提升制程效率的目的。此外，由于本发明的该电容结构以成份相同的该第一多晶硅间氧化层与该第二多晶硅间氧化层作为一电容介电层，因此得以确保该电容结构具有稳定的电容值。而形成于该上电极板上方的该金属硅化物层，更可进一步有效降低该上电极板的电阻值，因此本发明的制作方法可应用于高积集度的集成电路的半导体产品的生产，而达到提升产品竞争力的效果。
【附图说明】
图1为习知一MOS晶体管的示意图；
图2为习知一电容元件的示意图；
图3至图8为本发明一种集成电路的混合模式制程。
图示的符号说明
10基底 12MOS晶体管
14栅极氧化层 16栅极
18侧壁子 20源极
22漏极 24盖层
26金属硅化物层 28电容元件
30硅基底 32场氧化层
34第一多晶硅层 36介电层
38第二多晶硅层 40硅基底
42导线区域 44MOS晶体管区域
46电容区域 48场氧化层
50栅极氧化层 52第一多晶硅层
54多晶金属硅化物层 56第一多晶硅间氧化层
58第一堆叠结构 60第二堆叠结构
62下电极板 64第二多晶硅间氧化层
66导线 68上电极板
70侧壁子 72源极
74漏极 76金属硅化物层
78电容介电层
【具体实施方式】
请参考图3至图8，图3至图8为本发明一种集成电路的混合模式制程(mixed mode process)的方法示意图。如图3所示，一半导体基底40表面至少包含有一导线区域42、一金属氧化半导体(metal-oxide-semiconductor，MOS)晶体管区域44以及一电容区域46，而导线区域42以及电容区域46的半导体基底40表面均另形成有一场氧化层(field oxidelayer)48。
如图4所示，首先于半导体基底40表面，依序形成一栅极氧化层50、一第一导电层、一金属硅化物(silicide)层以及一第一氧化层。其中在本发明的最佳实施例中，该第一导电层为一第一多晶硅层52，该金属硅化物层为一多晶金属硅化物(polycide)层54，该第一氧化层则为一第一多晶硅间氧化(inter-polysilicon oxide，IPO)层56，如图4所示。而多晶金属硅化物层54由硅化钨(tungsten silicide)所构成，其形成的步骤包含一溅镀(sputtering)制程与一快速热氧化制程(rapid thermal process，RTP)，惟此非本发明的重点，故不在此赘述。
如图5所示，接着进行一第一微影暨蚀刻制程(photo-etching-process，PEP)，去除部分的第一多晶硅间氧化层56、多晶金属硅化物层54、第一多晶硅层52以及栅极氧化层50，以同时于MOS晶体管区域44与电容区域46上，分别形成一第一堆叠结构58以及一第二堆叠结构60。其中，第一堆叠结构58中的第一多晶硅层52以及多晶金属硅化物层54，用来作为该集成电路的一MOS晶体管的栅极，而第二堆叠结构60中的多晶金属硅化物层54以及第一多晶硅层52，则用来作为该集成电路的一电容结构的下电极板62(bottom electrode plate)。
如图6所示，之后于半导体基底40表面依序形成一第二氧化层以及一第二导电层(未显示)，以覆盖第一堆叠结构58以及第二堆叠结构60；而在本发明的最佳实施例中，该第二氧化层为一第二多晶硅间氧化层64，该第二导电层则为一第二多晶硅层(未显示)。随后利用第二多晶硅间氧化层64作为一蚀刻停止层(stop layer)，进行一第二微影暨蚀刻制程，将部分的该第二多晶硅层去除，以于导线区域42表面形成一由该第二多晶硅层所构成，作为该集成电路的导线66，并同时于第二堆叠结构60顶部形成由该第二多晶硅层所构成，作为前述该电容结构的一上电极板(upper electrodeplate)68。其中下电极板62以及上电极板68间的第一多晶硅间氧化层56以及第二多晶硅间氧化层64，用来作为该电容结构的一电容介电层78，而导线66则可视电路布局的设计用来作为该集成电路的电阻元件。
如图7所示，接着于半导体基底40表面形成一由四氧乙基硅(tetra-ethyloxysilane，TEOS)所构成的介电层(未显示)，覆盖于导线66、第一堆叠结构58、上电极板68以及第二堆叠结构60之上。随即利用各场氧化层48、半导体基底40表面以及多晶金属硅化物层54表面作为蚀刻停止层，蚀刻部分的该介电层、第二多晶硅间氧化层64以及第一多晶硅间氧化层56，以于导线66、第一堆叠结构58、上电极板68以及第二堆叠结构60的周围侧壁各形成一侧壁子(spacer)70。而第二多晶硅间氧化层64所暴露出的上表面，则可用以于后续制程中形成一插塞(plug，未显示)，电连接于其他半导体元件。其中，在形成侧壁子70之前，亦可依MOS晶体管的特性需要而进行一轻掺杂漏极(lightly doped drain，LDD)离子布植制程。
如图8所示，通过进行一源极/漏极离子布植制程，以于第一堆叠结构58两侧的硅基底40表面分别形成该MOS晶体管的源极72与漏极74。最后在进行一自行对准金属硅化物阻挡(salicide block，SAB)制程以来定义半导体基底40表面非自行对准金属硅化物的区域(non salicide region)后，并利用一自行对准金属硅化物(self-aligned silicide，salicide)制程，以于导线66与上电极板68的顶部表面以及MOS晶体管区域44中的硅基底40表面分别形成一金属硅化物(silicide)层76。
相较于习知技术，本发明提供了一种集成电路的混合模式制程，可在不影响元件效能(performance)的前提下，将导线66、该MOS晶体管与该电容结构以最少的步骤制作于硅基底40表面。此外，由于本发明的该电容结构的电容介电层78由第一多晶硅间氧化层56与第二多晶硅间氧化层64所构成，仅具有单一成份的物质，因此得以确保该电容结构具有稳定的电容值，而形成于上电极板68上方的金属硅化物层76，更可进一步有效降低上电极板68的电阻值。故本发明的制作方法可应用于高积集度的集成电路的半导体产品的生产，而达到改善制程效率的目的，进而提升产品竞争力。
以上所述仅本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明专利的涵盖范围。