消除深亚微米工艺中连线耦合电容造成的信号串扰的方法 【技术领域】
本发明提供一种消除连线耦合电容造成的信号串扰的方法，特别是指一种消除深亚微米工艺中连线耦合电容造成的信号串扰的方法。
背景技术
CPU是中央处理器(Central Processing Unit)的英文缩写。是计算机和各类现代电子设备的核心装置，担负执行各种命令，完成各种数学和逻辑操作的任务。纵观各类CPU芯片，通用CPU芯片领导着技术发展的潮流。提高芯片性能的各类技术都是首先在通用CPU芯片中得到应用和推广的。Intel公司的奔腾(pentium)系列中PentiumIV的主频已经接近3000MHz，高速是CPU产业的重要特征。
众所周知，美国等发达国家把半导体工业称为“战略工业”因为半导体工业影响到诸多相关工业(如计算机，电信，家电)的技术领先地位，和国家安全所依赖的技术优势。尽管今天全球半导体地总产值只有2千亿美元，仅是整个电子工业产值的5％。但是半导体的2千亿美元控制着整个电子工业的4万亿美元。而正是高性能CPU芯片的巨大需求，推动着半导体工艺技术从亚微米到深亚微米到超深亚微米的不断进步。因此CPU芯片技术在信息产业中具有核心的基础地位。
在未来信息领域的经济竞争和产业竞争中，是否掌握核心技术，将是决定成败的关键所在。尤其是因特网的发展使政府、企业和公众的日常工作越来越多的依赖于网络。因此保障信息系统的安全性已是一个突出的关键问题。而计算机系统大量至关重要的数据和信息都存储在服务器端。可以认为保障服务器端的安全性是最为关键的。这就要求我们必须研制CPU的安全性体现在如下两个方面：不会留有不可知的安全方面的后门及可以加入抵御攻击的安全控制。从而保证服务器的安全。当前对集成电路芯片的需求量每年正以15％的速度增加。1999年集成电路产量达24亿块，销售额接近100亿元。而1997到2009年国际集成电路工艺的发展趋势可归纳出两个特征：线条是愈来愈小，从0.25u到0.09u(IBM已研制成功0.09u工艺的电路)；规模愈来愈大，从500万门到1500万门(富士通己研制成功6亿晶体管电路)。这就导致了由于连线间的耦合电容产生的串扰信号。如图1所示：
这种信号间的串扰是随线条宽度不同而不同：0.25u开始出现，0.18u较为严重，而＜0.18u则非常严重。这个问题若不解决，其后果是非常可怕的：即使加工工艺完美无缺，设计规则完美符合，模拟仿真正确无误，生产出来的芯片还是无法工作。看得见功能不正常，摸不着不能工作的原因。因此，解决耦合电容导致的信号串扰的问题已成为研制高速IC芯片的最热门的技术之一。全球各大IC研制公司如Intel等，均提出了自己解决这个问题的方法但都秘而不宣。全球各大EDA软件公司如益华(Cadence)公司开发了具有信号完整性的布局布线工具(EnvisiaTMPlaceand Route With Signal Integrity)称为SE_SI(Silicon Ensemble Place andRoute-EnvisiaTM Place and Route with Signal Integrity)，但SE_SI对耦合电容造成的信号串扰的算法与实际的串扰值相比过于悲观，原因在于这种算法将一个周期内所有入侵连线(aggressive net)的耦合电容值都叠加起来加害于被害连线(victim net)中。事实上，有些入侵的耦合电容会加害于被害连线，有些入侵的耦合电容则对被害连线没有影响。这就是Celtic程序中提出的“时间窗口”(Timing window)的概念。每一个连线由静态时序分析器(Pearl)计算出它们在同一个时钟周期内的信号上升(或下降)的最早时间和最晚时间，信号上升(或下降)的最小斜率，信号上升(或下降)的最大斜率，信号上升(或下降)的最小源电阻，信号上升(或下降)的最大源电阻。只有当入侵连线的“时间窗口”与受害连线的“时间窗口”重叠而且相位相反时，才会可能使受害连线的功能改变。后来又推出了物理综合工具PKS(EnvisiaTM PhysicallyKnowledgeable Synthesis)。形成了SE-PKS修复耦合电容造成信号串扰的流程，如图2所示。2002年3月9日，Cadence又推出最新的5.0版本的PKS。它将耦合电容对信号串扰的恢复完全打包到PKS中，其流程
图4
布线的版图数据提出全部耦合电容，对地电容及电阻的标准寄生参数交换文件；
步骤3，标准延迟文件产生：为了产生不含信号上升或下降的最小源电阻和最大源电阻的“时间窗口”文件；
步骤4，耦合电容串扰检查并产生修复文件；
步骤5，修复方式选择：根据修复文件中所含必须修复的连线的数量，确定用手工修复还是返回到全局布线中修复；
步骤6，修复：在全局布线中，对受耦合电容串扰的连线进行修复；
步骤7，输出掩模版的数据格式：在完全清除了耦合电容造成的串扰后，将芯片的版图数据进行设计规则检查和版图对逻辑图一致性的检查无误后，输出掩模版数据格式，进行加工工艺。
其中所述标准延迟文件的产生步骤包括由标准延迟文件生成“时间窗口”的步骤，和所有连线的信号上升或下降最小源电阻值，连线的信号上升或下降最大源电阻值均已置为“0”。
所述修复文件的产生，包括直接定义这些连线的属性是与其它连线的间距要被加宽的，并加到详细布线后生成的带有几何位置的网表中。
所述在全局布线中对有耦合电容串扰问题的连线进行修复，包括时序优化和面积优化。
【附图说明】
为进一步说明本发明的技术内容，以下结合附图及实施例对本发明作一详细的描述，其中：
图1是耦合电容产生的串扰结构示意图；
图2是现有修复耦合电容造成信号串扰的流程图；
图3是现有另一修复耦合电容造成信号串扰的流程图；
图4是本发明的修复耦合电容造成信号串扰的流程图。
【具体实施方式】
请参阅图4所示，为了克服上面分析的SE-PKS及在PKS 5.0中修复耦合电容造成信号串扰方法中的三个缺点。我们的发明提出了图4所示的流程来达到我们发明的目的。
步骤1(S10)：详细布线，超大规模集成电路在制作工艺之前，必须要有刻蚀好的掩膜版，掩膜版的数量是由已经通过时序检查合格、后仿真功能合格的详细布线数据提供，将详细布线完成的版图数据，提取出带耦合电容，对地电容及电阻的标准寄生参数交换文件(SPEF)；
步骤2(S20)：寄生参数提取，为了分析耦合电容对芯片的影响，必须将详细布线的版图数据提出包含全部耦合电容，对地电容及电阻的标准寄生参数交换文件(SPEF)，利用静态时序分析器(Pearl)将寄生参数文件(SPEF)转换成标准延迟文件(SDF)。这个文件自动滤掉了每一根连线的信号源电阻，相当增大了每一根连线的驱动能力。由于入侵连线要比受害连线在同一个时钟周期中要多，这样，受害连线受到的串扰比实际受害连线要多，从而避免了因寄生参数提取精度的波动和系统误差而滤掉了本该修复的连线；
步骤3(S30)：标准延迟文件(SDF)产生，用标准延迟文件生成“时间窗口”(Timing Window)，所谓“时间窗口”是指用静态时序分析器(Pearl)将每一条连线在同一个时钟周期内的信号上升(或下降)的最早时间和最晚时间、信号上升(或下降)的最小斜率和最大斜、信号上升(或下降)的最小源电阻和最大源电阻都计算出来，生成一个“时间窗口”(Timing Window)文件；生成标准延迟文件(SDF)的目的，是将信号的最小、最大源电阻自动置为“0”以便提高修复的精度；
步骤4(S40)：修复文件的产生，“时间窗口”(Timing Window)文件由标准延迟文件(SDF)产生后，用Celtic程序结合相关的噪声库、芯片设计数据及“时间窗口”文件中计算出哪些受害连线需要修复，生成修复文件；
步骤5(S50)：修复方式选择，根据修复文件中需要修复的连线数目若＜10，则可以用手工修复后，直接生成GDSII文件做DRC、LVS、天线检查。合格后即可投片；修复文件中需要修复的连线数目＞10，则将修复文件中的连线与其他连线的间距赋予加宽的属性，并加入到详细布线后生成的带有几何位置的网表中，从而获得一个新的、带几何位置的、要修复的连线具有加宽与其它连线距离属性的网表；
步骤6(S60)：修复，在全局布线(Globle Route)中，对受耦合电容串扰的连线进行修复，将新生成的网表投入“全局布线”的程序中，所谓“全局布线”(Globle Route)即“详细布线”之前的规划布线。它是在布局之后进行的。由于规划布线时就可以考虑到哪些连线必须拉开与其它连线之间的距离，一旦规划布线完成后，程序本身还会按整个系统的时间约束进行优化。因此，当全局规划布线完成后，既不会增加芯片的延迟时间。(因为要修复的连线数比总的连线数要小得多，对于100万门规模的芯片，要修复的连线数大约有3000条，而其总的连线数是1000万条以上)又不会要花许多时间来修复连线，程序运行最多一天即可完成。按SE-PKS或PKS 5.0的流程，是在详细布线程序中去读一个修复文件，这样在一个已经布完线的设计中再去调整许多连线的距离，往往会增加芯片的延迟时间而且非常费时。
步骤7(S70)：输出掩膜版的数据格式(GDSII)，在完全清除了耦合电容造成的串扰后，将芯片的版图数据进行设计规划检查(DRC)和版图对逻辑图一致性的检查(LVS)无误后，输出掩膜版数据格式(GDSII)，进行工艺加工；
全局布线完成后，再按常规流程回到详细布线中；重复图4流程，即可获得消除耦合电容造成的信号串扰。根据我们的经验，只要一次全局布线修复，一次手工修复即可进入输出掩膜版的数据格式(GDSII)程序了。
本发明的效果
本发明设计了两块32位的CPU。根据境外设计公司估计：0.18u工艺70万门左右的芯片要修复耦合电容造成的信号串扰约需2-3周时间而且芯片的工作频率要下降。而我们仅用了2-3天时间，修复完了由于耦合电容产生的信号串扰，芯片一次投片成功，仿真的工作频率及功能与实际测出的工作频率及功能完全一致，这就说明，虽然是0.18u的工艺，62万门规模，并无信号串扰。说明本发明收到了预期的效果。